TW202414845A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包括：基板，包括在第一方向上延伸的主動區；閘極結構，位於基板上與主動區相交且在第二方向上延伸，其中主動區在閘極結構的至少一個側處包括凹陷區；多個通道層，位於主動區上，在與基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被閘極結構環繞；以及源極/汲極區，位於主動區的凹陷區中且連接至所述多個通道層。

Description

半導體裝置

[相關申請案的交叉參考]

本申請案基於且主張優先於2022年9月23日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0120858號，所述韓國專利申請案的揭露內容全文併入本案供參考。

本揭露的一或多個實例性實施例是有關於半導體裝置。

隨著對半導體裝置的高效能、高速度及/或多功能性的需求的增加，半導體裝置的積體密度亦已在增加。由於半導體裝置的高度積體化的趨勢，在製造具有精細圖案的半導體裝置時，可能需要實施具有精細的寬度或精細的分隔距離的圖案。另外，正在努力開發包括具有三維通道的鰭式場效電晶體（field effect transistor，FET）（fin field effect transistor，FinFET）的半導體裝置，以克服由於平坦金屬氧化物半導體FET（metal-oxide-semiconductor FET，MOSFET）的大小減小而導致的操作特性限制。

本背景技術（Background）部分中揭露的資訊在達成本申請案的實施例的製程之前或期間已為發明者所知或由發明者導出，或者是在達成本申請案的實施例的製程中獲取的技術資訊。因此，所述資訊可能包含不形成公眾已知的先前技術的資訊。

一或多個實例性實施例提供可靠性得到提高的半導體裝置。

一或多個實例性實施例提供一種包括源極/汲極區的半導體裝置，源極/汲極區具有組成不同的多個半導體層，且因此，所述半導體裝置可藉由防止製造製程期間的損壞而具有提高的可靠性。

附加態樣將部分地在以下說明中闡述且自說明將部分地變得顯而易見，或者可藉由所呈現的實施例的實踐來瞭解。

根據實例性實施例的態樣，一種半導體裝置可包括：基板，包括在第一方向上延伸的主動區；閘極結構，位於基板上與主動區相交且在第二方向上延伸，其中主動區在閘極結構的至少一個側處包括凹陷區；多個通道層，位於主動區上，在與基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被閘極結構環繞；以及源極/汲極區，位於主動區的凹陷區中且連接至所述多個通道層，其中源極/汲極區可包括：多個第一半導體層，位於主動區上及所述多個通道層的藉由凹陷區而被暴露出的側表面上，所述多個第一半導體層彼此間隔開；第二半導體層，在設置於所述多個第一半導體層中的至少一者上及閘極結構的側表面上的同時連續地延伸；以及第三半導體層，位於第二半導體層上，其中所述多個第一半導體層可包含第一鍺（Ge）濃度，且其中第三半導體層可包含較第一鍺（Ge）濃度小的第二鍺（Ge）濃度。

根據實例性實施例的態樣，一種半導體裝置可包括：基板，包括在第一方向上延伸的主動區；閘極結構，位於基板上與主動區相交且在第二方向上延伸，其中主動區可在閘極結構的至少一個側處包括凹陷區；多個通道層，位於主動區上，在與基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被閘極結構環繞；以及源極/汲極區，位於主動區的凹陷區中且連接至所述多個通道層，其中源極/汲極區可包括：第一半導體層，位於主動區上及所述多個通道層的藉由凹陷區而被暴露出的側表面上；第二半導體層，位於第一半導體層上；以及第三半導體層，位於第二半導體層上，並且其中第一半導體層可包含第一鍺（Ge）濃度，第三半導體層可包含較第一鍺（Ge）濃度小的第二鍺（Ge）濃度，且第二半導體層可包含較第二鍺（Ge）濃度小的第三鍺（Ge）濃度。

根據實例性實施例的態樣，一種半導體裝置可包括：基板，包括在第一方向上延伸的主動區；閘極結構，位於基板上與主動區相交且在第二方向上延伸，其中主動區可在閘極結構的至少一個側處包括凹陷區；多個通道層，位於主動區上，在與基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被閘極結構環繞；以及源極/汲極區，位於主動區的凹陷區中且連接至所述多個通道層，其中源極/汲極區可包括：多個第一半導體層，位於主動區上及所述多個通道層的藉由凹陷區而被暴露出的側表面上，所述多個第一半導體層彼此間隔開且包括矽鍺（SiGe）層；第二半導體層，位於所述多個第一半導體層中的至少一者上，第二半導體層包括矽（Si）層；以及第三半導體層，位於第二半導體層上，第三半導體層包括矽鍺（SiGe）層。

在下文中，將參照附圖詳細闡述本揭露的實例性實施例。在圖式中，相同的參考編號用於相同的組件，且將不再對其予以贅述。本文中所闡述的實施例為實例性實施例，且因此，本揭露並非僅限於此且可以各種其他形式達成。

例如「位於…上」、「上部部分」、「上表面」、「位於…之下」、「下部部分」、「下表面」及「側表面」等用語可被理解為是基於圖式來表示的，除非它們由參考編號表示且被單獨提及。

本文中所使用的例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列元件中的各別元件。舉例而言，表達「a、b及c中的至少一者」應被理解為僅包括a、僅包括b、僅包括c、包括a及b二者、包括a及c二者、包括b及c二者或包括所有的a、b及c。

圖1是示出根據實例性實施例的半導體裝置的平面圖。圖2是示出根據實例性實施例的半導體裝置的剖視圖。圖2示出圖1所示半導體裝置沿線I-I'及II-II'切割的橫截面。圖3是根據實例性實施例的圖2所示區「A」的放大圖。

此處應理解，圖1是被提供來僅示出本實施例的半導體裝置中的位於主動區上的閘極結構與源極/汲極區之間的位置關係的平面圖，且因此，所述平面圖可不示出圖2及圖3所示的半導體裝置的其他元件。

參照圖1至圖3，半導體裝置100可包括：基板101，包括主動區105；通道結構140，包括在主動區105上在垂直方向上彼此間隔開的第一通道層至第四通道層141、142、143及144；閘極結構160，與主動區105相交且分別包括閘極電極165；源極/汲極區150，接觸通道結構140；以及接觸插塞180，連接至源極/汲極區150。半導體裝置100可更包括裝置隔離層110、閘極介電層162、閘極間隔件層164及層間絕緣層190。源極/汲極區150中的每一者可包括第一半導體層152、第二半導體層154、第三半導體層156、第四半導體層158及第五半導體層159。

在半導體裝置100中，主動區105可具有鰭形結構，且閘極電極165可設置於主動區105與通道結構140之間、通道結構140的第一通道層至第四通道層141、142、143及144之間以及通道結構140上。因此，半導體裝置100可包括具有多橋通道場效電晶體（FET）（multi-bridge channel field-effect transistor，MBCFET ^TM）結構的電晶體，所述電晶體為閘極全環繞（gate-all-around）型場效電晶體。

基板101可具有在X方向及Y方向上延伸的上表面。基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-V族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽鍺。基板101可被提供為塊狀晶圓、磊晶層、絕緣體上矽（silicon-on-insulator，SOI）層或絕緣體上半導體（semiconductor-on-insulator，SeOI）層。

基板101可包括設置於基板101的上部部分中的主動區105。主動區105由基板101中的裝置隔離層110界定且可被設置成在第一方向（例如，X方向）上延伸。然而，主動區105可被闡述為與基板101分隔開的配置。由於主動區105在裝置隔離層110上部分地突出，因此主動區105的上表面可設置於較裝置隔離層110的上表面高的水準處。主動區105可由基板101的一部分形成或者可包括自基板101生長的磊晶層。然而，在閘極結構160的相對的側中，主動區105可部分地凹陷以形成凹陷區RC，且源極/汲極區150可設置於凹陷區RC中。

在實例性實施例中，主動區105可包括或可不包括包含雜質的阱區。舉例而言，對於p型電晶體（pFET）而言，阱區可包含例如磷（P）、砷（As）或銻（Sb）等n型雜質，而對於n型電晶體（nFET）而言，阱區可包含例如硼（B）、鎵（Ga）或銦（In）等p型雜質。阱區可設置於例如距主動區105的上表面預定深度處。

裝置隔離層110可在基板101中界定主動區105。裝置隔離層110可藉由例如淺溝渠隔離（shallow trench isolation，STI）製程形成。裝置隔離層110可暴露出主動區105的上表面或者可部分地暴露出主動區105的上部部分。在一些實施例中，隨著裝置隔離層110更靠近主動區105，裝置隔離層110可具有彎曲的上表面以具有更高的水準。裝置隔離層110可由絕緣材料形成。裝置隔離層110可為例如氧化物、氮化物或其組合。

閘極結構160可設置於主動區105及通道結構140上，且藉由與主動區105及通道結構140相交而在第二方向（例如，Y方向）上延伸。可在與閘極結構160的閘極電極165相交的主動區105及/或通道結構140中形成電晶體的功能通道區。閘極結構160中的每一者可包括閘極電極165、位於閘極電極165與第一通道層至第四通道層141、142、143及144之間的閘極介電層162、以及位於閘極電極165的側表面上的閘極間隔件層164。在實例性實施例中，閘極結構160中的每一者可更包括位於閘極電極165的上表面上的頂蓋層。作為另外一種選擇，層間絕緣層190的位於閘極結構160上的部分可被稱為閘極頂蓋層。

閘極介電層162可設置於主動區105與閘極電極165之間以及通道結構140與閘極電極165之間。閘極介電層162可被設置成覆蓋（或至少部分地覆蓋）閘極電極165的表面中的至少一些表面。舉例而言，閘極介電層162可被設置成環繞除閘極電極165的最上表面以外的所有表面。閘極介電層162可在閘極電極165與閘極間隔件層164之間延伸，但本揭露並非僅限於此。閘極介電層162可包含氧化物、氮化物或高介電常數（high-k）材料。高介電常數材料可指介電常數較氧化矽（SiO ₂）層的介電常數高的介電材料。高介電常數材料可指介電常數較氧化矽（SiO ₂）膜的介電常數高的介電材料。高介電常數材料可為例如氧化鋁（Al ₂O ₃）、氧化鉭（Ta ₂O ₃）、氧化鈦（TiO ₂）、氧化釔（Y ₂O ₃）、氧化鋯（ZrO ₂）、氧化鋯矽（ZrSi _xO _y）、氧化鉿（HfO ₂）、氧化鉿矽（HfSi _xO _y）、氧化鑭（La ₂O ₃）、氧化鑭鋁（LaAl _xO _y）、氧化鑭鉿（LaHf _xO _y）、氧化鉿鋁（HfAl _xO _y）及氧化鐠（Pr ₂O ₃）中的至少一者。根據實施例，閘極介電層162可由多層膜形成。

閘極電極165可被設置成延伸至通道結構140，同時在主動區105上填充第一通道層至第四通道層141、142、143及144之間的間隙。閘極電極165可藉由閘極介電層162而與第一通道層至第四通道層141、142、143及144間隔開。閘極電極165可包含：導電材料，例如包括氮化鈦（TiN）、氮化鉭（TaN）或氮化鎢（WN）的金屬氮化物、及/或例如鋁（Al）、鎢（W）或鉬（Mo）等金屬材料；或者半導體材料，例如經摻雜的複晶矽。根據實例性實施例，閘極電極165可由二或更多個多層形成。

閘極間隔件層164可在通道結構140上設置於閘極電極165的相對的側表面上。閘極間隔件層164可將源極/汲極區150與閘極電極165絕緣。根據實例性實施例，閘極間隔件層164可具有多層結構。閘極間隔件層164可由氧化物、氮化物及氮氧化物中的至少一者（例如，低介電常數膜）形成。

通道結構140可在主動區105上設置於其中主動區105與閘極結構160相交的區中。通道結構140中的每一者可包括第一通道層至第四通道層141、142、143及144，第一通道層至第四通道層141、142、143及144是在Z方向上彼此間隔開的多個通道層。第一通道層至第四通道層141、142、143及144可自主動區105依序設置。通道結構140可連接至源極/汲極區150。通道結構140可在X方向上具有等於或相似於閘極結構160的寬度的寬度，且可在Y方向上具有等於或小於主動區105的寬度的寬度。在沿Y方向截取的橫截面中，第一通道層至第四通道層141、142、143及144中的設置於下部部分中的通道層可具有等於或大於設置於上部部分中的通道層的寬度的寬度。

在一些實施例中，構成一個通道結構140的通道層的數目及形狀可進行各種改變。舉例而言，一個通道結構140可包括三個通道層或者兩個或五個或更多個通道層。如圖2所示，第一通道層至第三通道層141、142及143可具有在X方向上向外凸起的側表面，且最上部的第四通道層144可具有傾斜的側表面以朝主動區105減小其寬度。然而，在一些實施例中，第一通道層至第四通道層141、142、143及144的側表面的形狀及相對寬度可進行各種改變，且並非僅限於圖2所示的形狀。舉例而言，在一些實施例中，第一通道層至第四通道層141、142、143及144可具有在Z方向上垂直地延伸的側表面。

通道結構140可由半導體材料形成，且可包含例如矽（Si）、矽鍺（SiGe）及鍺（Ge）中的至少一者。通道結構140可由例如與主動區105相同的材料形成。在一些實施例中，通道結構140可包括設置於與源極/汲極區150相鄰的區中的雜質區。

源極/汲極區150可設置於其中主動區105的上部部分在閘極結構160的相對的側中部分地凹陷的凹陷區RC中。凹陷區RC可沿通道結構140的側表面及閘極介電層162的側表面延伸。源極/汲極區150可被設置成在X方向上覆蓋（或至少部分地覆蓋）通道結構140的第一通道層至第四通道層141、142、143及144中的每一者的側表面。源極/汲極區150的上表面可在通道結構140上設置於等於或高於閘極電極165的下表面的水準上，且在一些實施例中，所述水準可進行各種改變。源極/汲極區150中的每一者可包括第一半導體層152、第二半導體層154、第三半導體層156、第四半導體層158及第五半導體層159。第一半導體層152、第二半導體層154、第三半導體層156、第四半導體層158及第五半導體層159可分別為磊晶層。

如圖3所示，第一半導體層152可覆蓋（或至少部分地覆蓋）第一通道層至第四通道層141、142、143及144中的每一者的在X方向上藉由凹陷區RC而被暴露出的側表面及主動區105的上表面。第一半導體層152可在第一通道層至第四通道層141、142、143及144中的每一者的側表面上及主動區105的上表面上彼此間隔開。

第一半導體層152可具有實質上共形的厚度或實質上均勻的厚度。舉例而言，當第一半導體層152的位於第一通道層至第四通道層141、142、143及144中的每一者的側表面上的區被稱為上部層152T、且位於主動區105的上表面上的區被稱為下部層152L時，上部層152T的厚度T1可實質上相同於下部層152L的厚度T2。第一半導體層152的厚度T1及T2可處於約0.1奈米至約5奈米的範圍內（例如，處於約0.1奈米至約3奈米的範圍內）。

上部層152T可夾置於第一通道層至第四通道層141、142、143及144與第二半導體層154之間，且下部層152L可夾置於主動區105與第二半導體層154之間。凹陷區RC的內表面可在與通道結構140接觸的區中具有向內凹進的區，且因此上部層152T亦可具有彎曲的形狀。因此，上部層152T中的每一者的端的至少一些部分可在X方向上偏移，而非在Z方向上以直線的形式進行設置。上部層152T的表面（例如，上表面及下表面）的一部分可接觸閘極介電層162，但本揭露並非僅限於此。

第二半導體層154可在凹陷區RC中設置於第一半導體層152上。與第一半導體層152不同，第二半導體層154可為單個層，且可沿第一半導體層152的側表面及閘極介電層162的側表面連續地延伸。第二半導體層154可在通道結構140的側表面上具有向內凹進的區，且可在與閘極介電層162接觸的區中具有向外突出的凸起區。

第二半導體層154可具有實質上共形的厚度或實質上均勻的厚度。舉例而言，位於閘極介電層162的側表面上的第二半導體層154的厚度T3可實質上相同於位於主動區105上的第二半導體層154的厚度T4。第二半導體層154的厚度T3及T4可等於或大於第一半導體層152的厚度T1及T2。第二半導體層154的厚度T3及T4可介於例如約0.1奈米至約5奈米的範圍。

第三半導體層156可在凹陷區RC中設置於第二半導體層154上。第三半導體層156可在凹陷區RC的底表面上（即，在主動區105上）具有相對厚的厚度，但第三半導體層156的形狀並非僅限於此。第三半導體層156的外表面可具有沿第二半導體層154的曲線，且第三半導體層156的內表面可具有相對鬆弛的曲線或者不具有曲線。第三半導體層156可具有較第一半導體層152的厚度及第二半導體層154的厚度大的厚度。第三半導體層156的厚度可介於例如約0.5奈米至約10奈米的範圍。

第四半導體層158可設置於第三半導體層156上以填充凹陷區RC。第四半導體層158的上表面可設置於較通道結構140的上表面高的水準處，但本揭露並非僅限於此。第四半導體層158可接觸接觸插塞180的下端。第四半導體層158在X方向上的寬度可介於例如約10奈米至約30奈米的範圍。

第五半導體層159可設置於第四半導體層158的上表面上。第五半導體層159可具有較第四半導體層158的厚度薄的厚度。第五半導體層159可具有較第三半導體層156的厚度薄的厚度，但本揭露並非僅限於此。

源極/汲極區150可包含半導體材料。半導體材料可包括例如矽（Si）及鍺（Ge）中的至少一者，且可更包括雜質。舉例而言，當半導體裝置100是pFET時，雜質可為硼（B）、鎵（Ga）及銦（In）中的至少一者。

第一半導體層152可包含矽鍺（SiGe）且包含第一濃度的鍺（Ge）。第一濃度可處於約1%至約15%的範圍內（例如，處於約7%至約13%的範圍內）。鍺（Ge）濃度可指原子百分比。

第二半導體層154可包含矽（Si）且可不包含鍺（Ge），或者可包含自第一半導體層152及第三半導體層156擴散的一部分鍺（Ge）。第二半導體層154可包含較第一濃度小的第二濃度的鍺（Ge），且可包括第二濃度為0的情形。第二濃度可為約3%或小於約3%。源極/汲極區150中的每一者可包括第二半導體層154，藉此防止第三半導體層156在製造製程期間被損壞。此將在下面參照圖14I更詳細地闡述。

第三半導體層156可包含矽鍺（SiGe），並且可包含小於第一濃度且大於第二濃度的第三濃度的鍺（Ge）。第三濃度可處於約2%至約9%的範圍內（例如，處於約4%至約7%的範圍內）。第四半導體層158可包含矽鍺（SiGe），且可以大於第一濃度及第三濃度的第四濃度包含鍺（Ge）。第四濃度可為約30%或大於約30%（例如，處於約40%至約70%的範圍內）。第五半導體層159可含有矽（Si）且可不包含鍺（Ge），或者可包含濃度相對低的第五鍺（Ge）濃度。第五濃度可小於第四濃度，且在一些實施例中，可小於第三濃度。

舉例而言，第一半導體層152、第三半導體層156及第四半導體層158可為矽鍺（SiGe）層，且第二半導體層154及第五半導體層159可為矽（Si）層。

層間絕緣層190可被設置成覆蓋（或至少部分地覆蓋）源極/汲極區150及閘極結構160，並覆蓋（或至少部分地覆蓋）裝置隔離層110。層間絕緣層190可包含氧化物、氮化物及氮氧化物中的至少一者，且可包含例如低介電常數材料。根據實例性實施例，層間絕緣層190可包括多個絕緣層。

接觸插塞180可穿透層間絕緣層190並連接至源極/汲極區150，且可向源極/汲極區150施加電性訊號。接觸插塞180可具有傾斜的側表面，在所述傾斜的側表面中，下部部分的寬度根據縱橫比變得較上部部分的寬度窄，但本揭露並非僅限於此。接觸插塞180可自頂部向下延伸（例如，在通道結構140的最上部部分中的第四通道層144的下表面下方），但本揭露並非僅限於此。接觸插塞180可接觸源極/汲極區150的第四半導體層158，且可與第一半導體層152及第二半導體層154間隔開。在一些實施例中，接觸插塞180可被設置成在不使源極/汲極區150凹陷的條件下沿源極/汲極區150的上表面進行接觸。

接觸插塞180中的每一者可包括設置於包括下表面的下端處的金屬矽化物層，且可更包括形成接觸插塞180的側表面並延伸至金屬矽化物層的上表面的障壁層。障壁層可包含例如金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）或氮化鎢（WN）。接觸插塞180可包含例如金屬材料，例如鋁（Al）、鎢（W）或鉬（Mo）。在實例性實施例中，構成接觸插塞180的導電層的數目及排列方式可進行各種改變。

例如接觸插塞等內連線結構可更設置於閘極電極165上，且連接至接觸插塞180的內連線結構可更設置於接觸插塞180上。

實例性實施例的以下說明可包括與關於圖1至圖3闡述的特徵相似的特徵，且可省略重複的說明。

圖4是根據另一實例性實施例的圖2所示區「A」的放大圖。

參照圖4，在半導體裝置100a中，源極/汲極區150的第一半導體層152a可具有不均勻的厚度。具體而言，位於主動區105的上表面上的下部層152L的厚度T2'可大於位於通道結構140的側表面上的上部層152T的厚度T1。根據形成第一半導體層152a時的製程條件，當第一半導體層152a在主動區105上的生長速率相對高時，可形成此種結構。在實例性實施例中，下部層152L與上部層152T之間的相對厚度差可進行各種改變。

圖5是示出根據實例性實施例的半導體裝置的剖視圖。圖6是根據實例性實施例的圖5所示區「A」的放大圖。

參照圖5及圖6，在半導體裝置100b中，源極/汲極區150可包括作為單個層的第一半導體層152b。在源極/汲極區150中，第一半導體層152b可被設置為單個層。第一半導體層152b可在X方向上覆蓋（或至少部分地覆蓋）第一通道層至第四通道層141、142、143及144中的每一者的側表面，可覆蓋（或至少部分地覆蓋）位於通道結構140之下的閘極介電層162的側表面，且可延伸至主動區105的上表面。

第一半導體層152b可接觸閘極介電層162，且可包括在與閘極介電層162接觸的區SR1中朝閘極介電層162向外突出的凸起區。第一半導體層152b可在與通道結構140接觸的區SR2中具有向內凹進的形狀。在實例性實施例中，第一半導體層152b可具有與第二半導體層154相似的輪廓，且第二半導體層154可沿第一半導體層152b延伸。

圖7A及圖7B是根據實例性實施例的半導體裝置的局部放大圖。圖7A及圖7B示出對應於圖6的區。

參照圖7A，在半導體裝置100c中，源極/汲極區150的第一半導體層152c可具有不均勻的厚度。具體而言，位於主動區105的上表面上的第一半導體層152c的厚度T2'可大於位於通道結構140的側表面上的第一半導體層152c的厚度T1。相似於圖4所示實施例，根據形成第一半導體層152c時的製程條件，當第一半導體層152c在主動區105上具有相對高的生長速率時，可形成此種結構。

參照圖7B，半導體裝置100d可更包括內部間隔件層130，內部間隔件層130設置於第四通道層144之下的閘極結構160在X方向上的相對的側表面上。

內部間隔件層130可在Z方向上與位於第一通道層至第四通道層141、142、143及144之間的閘極電極165及閘極介電層162平行地設置。閘極電極165可藉由內部間隔件層130而與源極/汲極區150穩定地間隔開且可電性分隔開。內部間隔件層130可具有其中與閘極電極165面對的側表面朝閘極電極165向內凸形地變修圓的形狀，但本揭露並非僅限於此。內部間隔件層130可由氧化物、氮化物及氮氧化物中的至少一者形成，且可包括例如低介電常數膜。在一些實施例中，半導體裝置100d可包括多個裝置，且內部間隔件層130可僅應用於所述多個裝置中的一些裝置。

在源極/汲極區150中，第一半導體層152d可被設置為如圖5及圖6的實施例中的單個層。第一半導體層152d可具有與內部間隔件層130接觸的區。與圖5及圖6的實施例不同，由於內部間隔件層130，第一半導體層152d的側表面可不具有曲線或者可具有曲線鬆弛的形狀。因此，第二半導體層154亦可具有不具有曲線或具有鬆弛的曲線的表面。

圖8是根據實例性實施例的半導體裝置的剖視圖及局部放大圖。圖9是根據實例性實施例的圖8所示區「A」的放大圖。

參照圖8及圖9，在半導體裝置100e中，源極/汲極區150e可不包括圖2及圖3的實施例的第一半導體層152。源極/汲極區150e可僅包括第二半導體層154、第三半導體層156、第四半導體層158及第五半導體層159。因此，第二半導體層154可設置於凹陷區RC的內表面上且可延伸成覆蓋（或至少部分地覆蓋）第一通道層至第四通道層141、142、143及144中的每一者的在X方向上藉由凹陷區RC而被暴露出的側表面及主動區105的上表面。

圖10是根據實例性實施例的半導體裝置的平面圖。圖11是根據實例性實施例的沿線III-III'及IV-IV'截取的圖10所示半導體裝置的剖視圖。為便於說明起見，圖10僅示出半導體裝置100f的一些組件。

參照圖10及圖11，半導體裝置100f可包括第一區R1及第二區R2，且可更包括設置於第二區R2中的內部間隔件層130。第一區R1與第二區R2可為彼此相鄰或彼此間隔開的區。可在第一區R1中設置第一主動區105A及第一源極/汲極區150A，且可在第二區R2中設置第二主動區105B及第二源極/汲極區150B。包括閘極結構160的其他組件可分別設置於第一區R1及第二區R2中。舉例而言，第一區R1可為其中設置有pFET的區，且第二區R2可為其中設置有nFET的區。在其他實施例中，第一區R1及第二區R2可為其中設置有具有相同的導電類型及不同的電特性的電晶體的區。

第一主動區105A及第二主動區105B可分別包括包含雜質的阱區。舉例而言，在其中設置有pFET的第一區R1的第一主動區105A中，阱區可包含n型雜質，例如磷（P）、砷（As）或銻（Sb）。在其中設置有nFET的第二區R2的第二主動區105B中，阱區可包含p型雜質，例如硼（B）、鎵（Ga）或鋁（Al）。

內部間隔件層130可設置於第二區R2中，且可在X方向上設置於位於第四通道層144之下的閘極結構160的相對的側表面上。圖7B的實施例的說明可同樣應用於內部間隔件層130。

第一源極/汲極區150A與第二源極/汲極區150B可具有不同的內部結構。關於圖1至圖3闡述的源極/汲極區150的各態樣可應用於第一源極/汲極區150A。在一些實施例中，第一源極/汲極區150A可具有與圖4至圖7B的實施例相似的結構。

第二源極/汲極區150B中的每一者可包括第一磊晶層153及第二磊晶層155。第一磊晶層153及第二磊晶層155可為包含n型雜質的半導體層。第一磊晶層153可包括位於第一通道層至第四通道層141、142、143及144中的每一者的側表面上的上部層153T、以及位於主動區105的上表面上的下部層153B。上部層153T可在Z方向上在第一通道層至第四通道層141、142、143及144之間彼此分隔開。上部層153T可基於內部間隔件層130與第一通道層至第四通道層141、142、143及144之間的介面朝第二磊晶層155突出。第一磊晶層153可被設置成在Z方向上不與內部間隔件層130交疊。第二磊晶層155可被設置成在第一磊晶層153上填充凹陷區RC。第二磊晶層155可填充上部層153T之間的間隙。

第一磊晶層153及第二磊晶層155二者可為包含矽（Si）的半導體層，且可包含不同類型及/或濃度的雜質。舉例而言，第一磊晶層153及第二磊晶層155可包含砷（As）及/或磷（P），且可為SiAs層、SiP層、SiPC層、SiC層、SiPAs層或SiGeP層。舉例而言，第一磊晶層153可為SiAs層，且第二磊晶層155可為SiP層。

圖12是示出根據實例性實施例的半導體裝置的剖視圖。圖12示出對應於圖11的區。

參照圖12，半導體裝置100g可包括具有與圖11的實施例不同的結構的第二源極/汲極區150Bg，且可不包括內部間隔件層130。

第二源極/汲極區150Bg中的每一者可包括第一半導體層152及第二磊晶層155g。關於圖1至圖3闡述的類似態樣可應用於第一半導體層152。第二磊晶層155g可設置於第一半導體層152上以填充凹陷區RC。關於圖11闡述的第二磊晶層155的類似態樣可應用於第二磊晶層155g的其他說明。在一些實施例中，第二源極/汲極區150Bg中的每一者可更包括圖11所示第一磊晶層153。

圖13是示出根據實例性實施例的用於製造半導體裝置的方法的流程圖。

圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、圖14G、圖14H、圖14I及圖14J示出根據實例性實施例的根據製程序列的製造半導體裝置的方法。在圖14A至圖14J中，將闡述圖2所示半導體裝置的製造方法的實例性實施例。

參照圖13及圖14A，在操作S110中，可在基板101上交替地堆疊犧牲層120與第一通道層至第四通道層141、142、143及144。

犧牲層120可為藉由後續製程被如圖2所示位於第四通道層144之下的閘極介電層162及閘極電極165替代的層。犧牲層120可分別由相對於第一通道層至第四通道層141、142、143及144具有蝕刻選擇性的材料形成。第一通道層至第四通道層141、142、143及144可包含與犧牲層120不同的材料。犧牲層120與第一通道層至第四通道層141、142、143及144可包含例如包括矽（Si）、矽鍺（SiGe）及鍺（Ge）中的至少一者的半導體材料，但可包含不同的材料，且可包含或可不包含雜質。舉例而言，犧牲層120可包含矽鍺（SiGe），且第一通道層至第四通道層141、142、143及144可包含矽（Si）。

可藉由自堆疊結構實行磊晶生長製程來形成犧牲層120以及第一通道層至第四通道層141、142、143及144。在一些實施例中，與犧牲層120交替地堆疊的通道層的層數可進行各種改變。

參照圖13及圖14B，在操作S120中，可部分地移除犧牲層120、第一通道層至第四通道層141、142、143及144以及基板101，以形成包括主動區105的主動結構。此外，可形成裝置隔離層110。

主動結構可包括主動區105、犧牲層120以及第一通道層至第四通道層141、142、143及144。主動結構可以在一個方向上（例如，在X方向上）延伸的線的形式形成，且可在Y方向上與相鄰的主動結構間隔開。主動結構在Y方向上的側表面可彼此共面且可設置於一條直線上。

在其中主動區105、犧牲層120以及第一通道層至第四通道層141、142、143及144中的每一者被部分地移除的區中。在嵌入絕緣材料之後，可移除絕緣材料的一部分，使得主動區105突出，因此形成裝置隔離層110。裝置隔離層110的上表面可被形成為低於主動區105的上表面。

參照圖13及圖14C，在操作S130中，可在主動結構上形成犧牲閘極結構200及閘極間隔件層164。

犧牲閘極結構200中的每一者可為藉由後續製程在其中如圖2所示在通道結構140上設置閘極介電層162及閘極電極165的區中形成的犧牲結構。犧牲閘極結構200可具有與主動結構相交並在一個方向上延伸的線形狀。犧牲閘極結構200可例如在Y方向上延伸。犧牲閘極結構200中的每一者可包括依序堆疊的第一犧牲閘極層202及第二犧牲閘極層205、以及遮罩圖案層206。可使用遮罩圖案層206對第一犧牲閘極層202及第二犧牲閘極層205進行圖案化。

第一犧牲閘極層202及第二犧牲閘極層205可分別為絕緣層及導電層，但本揭露並非僅限於此，且第一犧牲閘極層202及第二犧牲閘極層205可由單個層形成。舉例而言，第一犧牲閘極層202可包含氧化矽，且第二犧牲閘極層205可包含複晶矽。遮罩圖案層206可包含氧化矽及/或氮化矽。

閘極間隔件層164可形成於犧牲閘極結構200的相對的側壁上。閘極間隔件層164可由低介電常數材料形成，且可包含例如SiO、SiN、SiCN、SiOC、SiON及SiOCN中的至少一者。

參照圖13及圖14D，在操作S140中，可部分地移除自犧牲閘極結構200暴露出的主動結構以形成凹陷區RC。此外，可部分地移除犧牲層120。

可使用犧牲閘極結構200及閘極間隔件層164作為遮罩移除被暴露出的犧牲層120中的一些犧牲層120以及第一通道層至第四通道層141、142、143及144中的一些第一通道層至第四通道層141、142、143及144，以形成凹陷區RC。因此，第一通道層至第四通道層141、142、143及144可形成在X方向上具有有限長度的通道結構140。

可藉由例如濕法蝕刻製程相對於通道結構140選擇性地蝕刻犧牲層120，且在X方向上自側表面將犧牲層120移除至預定深度。如上所述，藉由側表面蝕刻，犧牲層120可具有向內凹進的側表面。藉由本製程，通道結構140亦可具有向外凸起的側表面。然而，犧牲層120的側表面及通道結構140的側表面的具體形狀並非僅限於圖14D所示的形狀。

參照圖13及圖14E，在操作S150中，可藉由實行氫氣（H ₂）預處置製程在凹陷區RC中形成源極/汲極區150（參見圖2）的初步第一半導體層152P。

氫氣（H ₂）預處置製程可為用於凹陷區RC的表面處置的烘焙製程。可在介於約600℃至約850℃的高溫下實行氫氣（H ₂）預處置製程以移除凹陷區（RC）中的雜質。在所述製程期間，可在通道結構140中遷移鍺（Ge），使得可以帶形狀形成作為濃度低於通道結構140的矽鍺（SiGe）層的初步第一半導體層152P。舉例而言，通道結構140中的鍺（Ge）濃度可介於約25%至約40%的範圍，且初步第一半導體層152P中的鍺（Ge）濃度可介於約1%至約15%（例如，約7%至約13%）的範圍。初步第一半導體層152P可沿凹陷區RC的內表面共形地形成。

參照圖13及圖14F，在操作S160中，可在初步第一半導體層152P上形成第二半導體層154。

第二半導體層154可藉由例如選擇性磊晶製程生長及形成。第二半導體層154可包含藉由原位摻雜或異位摻雜的雜質。舉例而言，第二半導體層154可為SiB層。第二半導體層154可沿初步第一半導體層152P共形地形成。

參照圖13及圖14G，在操作S170中，可在第二半導體層154上形成第三半導體層156。

相似於上述第二半導體層154，第三半導體層156可藉由例如選擇性磊晶製程生長及形成。第三半導體層156可為矽鍺（SiGe）層，且可具有較初步第一半導體層152P的鍺（Ge）濃度低的鍺（Ge）濃度。第三半導體層156可被形成為相較於初步第一半導體層152P及第二半導體層154相對更厚。因此，第三半導體層156的外表面可具有曲線，但第三半導體層156的內表面可具有鬆弛的曲線或者不具有曲線。

參照圖13及圖14H，在操作S180中，可在第三半導體層156上形成第四半導體層158及第五半導體層159。

相似於上述第二半導體層154，第四半導體層158及第五半導體層159可藉由例如選擇性磊晶製程生長及形成。第四半導體層158可被形成為填充凹陷區RC，並且第五半導體層159可形成於第四半導體層158的上表面上且可形成於凹陷區RC上。第四半導體層158可具有較第三半導體層156的鍺（Ge）濃度高的鍺（Ge）濃度。第五半導體層159可具有較第四半導體層158的鍺（Ge）濃度低的鍺（Ge）濃度。第五半導體層159可為例如矽（Si）層，但本揭露並非僅限於此。

參照圖13及圖14I，在操作S190中，可形成層間絕緣層190，且可移除犧牲閘極結構200及犧牲層120。

可藉由形成覆蓋（或至少部分地覆蓋）犧牲閘極結構200及源極/汲極區150的絕緣層並實行平坦化製程以暴露出遮罩圖案層206來形成層間絕緣層190。

可自閘極間隔件層164、層間絕緣層190及通道結構140選擇性地移除犧牲閘極結構200及犧牲層120。首先，可移除犧牲閘極結構200以形成上部間隙區UR，且然後可移除藉由上部間隙區UR而被暴露出的犧牲層120以形成下部間隙區LR。

當犧牲層120包含矽鍺（SiGe）且通道結構140包含矽（Si）時，可藉由實行濕法蝕刻製程自通道結構140選擇性地移除犧牲層120。當犧牲層120包含相對高的鍺（Ge）濃度且第二半導體層154包含相對低的鍺（Ge）濃度時，可自第二半導體層154選擇性地移除犧牲層120。初步第一半導體層152P可包含例如處於第一濃度與第二濃度之間的第三鍺（Ge）濃度，且在此步驟中，可移除在移除犧牲層120之後被暴露出的區的一部分以形成多個第一半導體層152。即使被暴露出的初步第一半導體層152P被移除，第二半導體層154亦可具有大的蝕刻選擇性，藉此防止第三半導體層156、第四半導體層158及第五半導體層159被損壞。

在圖5至圖7A的實例性實施例中，初步第一半導體層152P的第三濃度與犧牲層120的第一濃度之間的差可能相對大。因此，在此種情形中，由於初步第一半導體層152P可保留而不被移除，因此可形成作為單個層的第一半導體層152b及152c。在圖7B的實施例的情形中，在製造製程期間，初步第一半導體層152P可能不會藉由內部間隔件層130而被暴露出。因此，由於初步第一半導體層152P可保留而不被移除，因此可形成一個第一半導體層152d。

參照圖13及圖14J，在操作S200中，可形成閘極結構160。

閘極結構160可被形成為填充上部間隙區UR及下部間隙區LR。閘極介電層162可被形成為共形地覆蓋上部間隙區UR的內表面及下部間隙區LR的內表面。閘極電極165可被形成為填充（例如，完全填充）上部間隙區UR及下部間隙區LR，且然後可與閘極介電層162及閘極間隔件層164一起自上部間隙區UR中的頂部被移除預定深度。因此，可形成包括閘極介電層162、閘極電極165及閘極間隔件層164中的每一者的閘極結構160。

在形成閘極結構160之後，可更在閘極結構160上形成層間絕緣層190。

一起參照圖2，可形成接觸插塞180。

可藉由對層間絕緣層190進行圖案化來形成暴露出源極/汲極區150的接觸孔。接下來，可藉由使用導電材料填充接觸孔來形成接觸插塞180。

具體而言，在接觸孔中沈積形成障壁層的材料之後，可實行矽化物製程以在接觸孔的下端中形成金屬-半導體化合物層（例如矽化物層）。可沈積導電材料以填充接觸孔，進而形成接觸插塞180。因此，圖1至圖3所示半導體裝置100可製成。

參照圖1、圖2及圖3，根據實例性實施例，提供其中第一半導體層152及第二半導體層154形成於第三半導體層156的外側上的結構。第二半導體層154可由矽層形成以確保蝕刻選擇性，藉此保護第三半導體層156。第一半導體層152可在凹陷區RC的預處置製程期間形成。由於形成了第二半導體層154，因此第一半導體層152可與第三半導體層156分開辨別（即，與第三半導體層156區分開）。

以上說明中提供的實施例中的每一者不排除與亦在本文中提供或未在本文中提供但與本揭露一致的另一實例或另一實施例的一或多個特徵相關聯。

儘管已參照本揭露的實施例具體示出並闡述了本揭露，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其作出形式及細節上的各種改變。

100、100a、100b、100c、100d、100e、100f、100g:半導體裝置 101:基板 105:主動區 105A:第一主動區 105B:第二主動區 110:裝置隔離層 120:犧牲層 130:內部間隔件層 140:通道結構 141:第一通道層 142:第二通道層 143:第三通道層 144:第四通道層 150、150e:源極/汲極區 150A:第一源極/汲極區 150B、150Bg:第二源極/汲極區 152、152a、152b、152c、152d:第一半導體層 152L、153B:下部層 152P:初步第一半導體層 152T、153T:上部層 153:第一磊晶層 154:第二半導體層 155、155g:第二磊晶層 156:第三半導體層 158:第四半導體層 159:第五半導體層 160:閘極結構 162:閘極介電層 164:閘極間隔件層 165:閘極電極 180:接觸插塞 190:層間絕緣層 200:犧牲閘極結構 202:第一犧牲閘極層 205:第二犧牲閘極層 206:遮罩圖案層 A、SR1、SR2:區 I-I'、II-II'、III-III'、IV-IV':線 LR:下部間隙區 R1:第一區 R2:第二區 RC:凹陷區 S110、S120、S130、S140、S150、S160、S170、S180、S190、S200:操作 T1、T2、T2'、T3、T4:厚度 UR:上部間隙區 X、Y、Z:方向

結合附圖閱讀以下說明，本揭露的某些實例性實施例的以上及其他態樣、特徵及優點將變得更顯而易見，在附圖中： 圖1是示出根據實例性實施例的半導體裝置的平面圖。 圖2是示出根據實例性實施例的半導體裝置的剖視圖。 圖3是根據實例性實施例的圖2所示區「A」的放大圖。 圖4是根據另一實例性實施例的圖2所示區「A」的放大圖。 圖5是示出根據實例性實施例的半導體裝置的剖視圖。 圖6是根據實例性實施例的圖5所示區「A」的放大圖。 圖7A及圖7B是根據實例性實施例的半導體裝置的局部放大圖。 圖8是根據實例性實施例的半導體裝置的剖視圖。 圖9是根據實例性實施例的圖8所示區「A」的放大圖。 圖10是根據實例性實施例的半導體裝置的平面圖。 圖11是根據實例性實施例的沿線III-III'及IV-IV'截取的圖10所示半導體裝置的剖視圖。 圖12是示出根據實例性實施例的半導體裝置的剖視圖。 圖13是示出根據實例性實施例的用於製造半導體裝置的方法的流程圖。 圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、圖14G、圖14H、圖14I及圖14J示出根據實例性實施例的根據製程序列的製造半導體裝置的方法。

100:半導體裝置

101:基板

105:主動區

110:裝置隔離層

140:通道結構

141:第一通道層

142:第二通道層

143:第三通道層

144:第四通道層

150:源極/汲極區

152:第一半導體層

154:第二半導體層

156:第三半導體層

158:第四半導體層

159:第五半導體層

160:閘極結構

162:閘極介電層

164:閘極間隔件層

165:閘極電極

180:接觸插塞

190:層間絕緣層

A:區

I-I'、II-II':線

RC:凹陷區

X、Y、Z:方向

Claims (20)

1. 一種半導體裝置，包括： 基板，包括在第一方向上延伸的主動區； 閘極結構，位於所述基板上與所述主動區相交且在第二方向上延伸，其中所述主動區在所述閘極結構的至少一個側處包括凹陷區； 多個通道層，位於所述主動區上，在與所述基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被所述閘極結構環繞；以及 源極/汲極區，位於所述主動區的所述凹陷區中且連接至所述多個通道層， 其中所述源極/汲極區包括： 多個第一半導體層，位於所述主動區上及所述多個通道層的藉由所述凹陷區而被暴露出的側表面上，所述多個第一半導體層彼此間隔開； 第二半導體層，在設置於所述多個第一半導體層中的至少一者上及所述閘極結構的側表面上的同時連續地延伸；以及 第三半導體層，位於所述第二半導體層上， 其中所述多個第一半導體層包含第一鍺（Ge）濃度，且 其中所述第三半導體層包含較所述第一鍺（Ge）濃度小的第二鍺（Ge）濃度。
2. 如請求項1所述的半導體裝置，其中所述第二半導體層包含較所述第二鍺（Ge）濃度小的第三鍺（Ge）濃度。
3. 如請求項1所述的半導體裝置，其中所述第一鍺（Ge）濃度處於約1%至約15%的範圍內。
4. 如請求項1所述的半導體裝置，其中所述多個第一半導體層具有實質上共形的厚度。
5. 如請求項1所述的半導體裝置，其中所述多個第一半導體層在所述多個通道層的所述側表面上具有第一厚度且在所述主動區上具有較所述第一厚度大的第二厚度。
6. 如請求項1所述的半導體裝置，其中所述多個第一半導體層具有約0.1奈米至約3奈米的厚度。
7. 如請求項1所述的半導體裝置，其中在沿所述第一方向的橫截面中，所述多個第一半導體層的至少一些端彼此偏移，使得所述至少一些端在所述第三方向上以非直線的形式進行設置。
8. 如請求項1所述的半導體裝置，其中所述第二半導體層接觸位於所述多個通道層之間的所述閘極結構。
9. 如請求項1所述的半導體裝置，其中所述第二半導體層包括矽（Si）層。
10. 如請求項1所述的半導體裝置，其中所述第二半導體層包括朝所述閘極結構的所述側表面凸形地凸出的多個區。
11. 如請求項1所述的半導體裝置，其中所述多個第一半導體層、所述第二半導體層及所述第三半導體層更包含包括硼（B）、鎵（Ga）及銦（In）中的至少一者的雜質。
12. 如請求項1所述的半導體裝置，其中所述源極/汲極區更包括在所述第三半導體層上對所述凹陷區進行填充的第四半導體層。
13. 如請求項12所述的半導體裝置，其中所述第四半導體層的第四鍺（Ge）濃度大於所述第二鍺（Ge）濃度。
14. 如請求項12所述的半導體裝置，其中所述源極/汲極區更包括第五半導體層，所述第五半導體層位於所述第四半導體層的上表面上且包含較所述第二鍺（Ge）濃度小的第五鍺（Ge）濃度。
15. 一種半導體裝置，包括： 基板，包括在第一方向上延伸的主動區； 閘極結構，位於所述基板上與所述主動區相交且在第二方向上延伸，其中所述主動區在所述閘極結構的至少一個側處包括凹陷區； 多個通道層，位於所述主動區上，在與所述基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被所述閘極結構環繞；以及 源極/汲極區，位於所述主動區的所述凹陷區中，且連接至所述多個通道層， 其中所述源極/汲極區包括： 第一半導體層，位於所述主動區及所述多個通道層的藉由所述凹陷區而被暴露出的側表面上； 第二半導體層，位於所述第一半導體層上；以及 第三半導體層，位於所述第二半導體層上， 其中所述第一半導體層包含第一鍺（Ge）濃度， 其中所述第三半導體層包含較所述第一鍺（Ge）濃度小的第二鍺（Ge）濃度，且 其中所述第二半導體層包含較所述第二鍺（Ge）濃度小的第三鍺（Ge）濃度。
16. 如請求項15所述的半導體裝置，其中所述第一半導體層及所述第三半導體層包括矽鍺（SiGe）層，且 其中所述第二半導體層包括矽（Si）層。
17. 如請求項15所述的半導體裝置，其中所述第一半導體層包括朝所述閘極結構凸形地凸出的多個區。
18. 如請求項15所述的半導體裝置，其中所述源極/汲極區包括包含所述第一半導體層的多個第一半導體層，且 其中所述多個第一半導體層在所述主動區上及所述多個通道層的所述側表面上彼此間隔開。
19. 一種半導體裝置，包括： 基板，包括在第一方向上延伸的主動區； 閘極結構，位於所述基板上與所述主動區相交且在第二方向上延伸，其中所述主動區在所述閘極結構的至少一個側處包括凹陷區； 多個通道層，位於所述主動區上，在與所述基板的上表面實質上垂直的第三方向上彼此間隔開，且至少部分地被所述閘極結構環繞；以及 源極/汲極區，位於所述主動區的所述凹陷區中且連接至所述多個通道層， 其中所述源極/汲極區包括： 多個第一半導體層，位於所述主動區上及所述多個通道層的藉由所述凹陷區而被暴露出的側表面上，所述多個第一半導體層彼此間隔開且包括矽鍺（SiGe）層； 第二半導體層，位於所述多個第一半導體層中的至少一者上，所述第二半導體層包括矽（Si）層；以及 第三半導體層，位於所述第二半導體層上，所述第三半導體層包括矽鍺（SiGe）層。
20. 如請求項19所述的半導體裝置，其中所述多個第一半導體層在所述多個通道層的所述側表面上具有第一厚度且在所述主動區上具有與所述第一厚度實質上相等的第二厚度。