KR101356405B1 - 반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스 - Google Patents
반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스 Download PDFInfo
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Abstract
하나의 대표적인 구현에 따르면, 반도체 디바이스는 제 1 반도체 핀에 위치된 채널, 소스, 및 드레인을 포함한다. 상기 채널은 상기 소스 및 상기 드레인 사이에 위치된다. 상기 반도체 디바이스는 또한 제 2 반도체 핀에 위치된 제어 게이트를 포함한다. 플로팅 게이트는 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된다. 상기 반도체 디바이스는 상기 플로팅 게이트 및 상기 제 1 반도체 핀 사이에 위치된 제 1 유전 영역 및 상기 플로팅 게이트 및 상기 제 2 반도체 핀 사이에 위치된 제 2 유전 영역을 더 포함할 수 있다.
Description
본 발명은 반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스에 관한 것이다.
플로팅 게이트 전계-효과 트랜지스터(FET : Field Effect Transistor)는 통상적으로 채널 위에 위치된 플로팅 게이트 및 플로팅 게이트 위에 위치된 제어 게이트를 가진 평면 트랜지스터(planar transistor)이다. 플로팅 게이트는 제어 게이트 및 채널로부터 전기적으로 절연되며, 전하가 플로팅 게이트에 저장될 수 있다. 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 및 핫-캐리어 주입(hot-carrier injection)은 플로팅 게이트에 저장된 전하의 양을 변경하기 위해 이용될 수 있는 두 개의 접근법들이다. 플로팅 게이트에 저장된 전하는 플로팅 게이트 FET에 인가될 전력이 없을 때조차 유지할 수 있다.
플로팅 게이트 FET들은 다양한 애플리케이션들에서 이용되어 왔다. 일 예로서, 플로팅 게이트 FET들은 삭제가능한 프로그램가능한 판독 전용 메모리(EPROM : erasable programmable read-only memory), 전기적으로 삭제가능한 프로그램 가능한 판독-전용 메모리(EEPROM : electrically erasable programmable read-only memory) 및 플래시 메모리에서 디지털 기억 소자들로서 이용되어 왔다. 다른 예들로서, 플로팅 게이트 FET들은 신경 네트워크들에서의 신경 계산 소자들(neuronal computional element), 아날로그 기억 소자들, 전자 전위차계들(electronic potentiometers), 및 단일-트랜지스터 디지털-아날로그 변환기들(DAC들)로서 이용되어 왔다.
본 발명은 반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스에 관한 것이다.
본 개시는 실질적으로 도면들 중 하나에 도시되고 및/또는 그와 관련되어 설명되는 것처럼, 및 청구항들에서 보다 완전히 제시된 바와 같이, 반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스에 관한 것이다.
일 측면에 따르면, 반도체 디바이스는:
제 1 반도체 핀에 위치된 채널(channel), 소스(source), 및 드레인(drain)으로서, 상기 채널은 상기 소스 및 상기 드레인 사이에 위치된, 상기 채널, 소스, 및 드레인;
제 2 반도체 핀에 위치된 제어 게이트(control gate);
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트(floating gate)를 포함한다.
바람직하게는, 상기 반도체 디바이스는 상기 플로팅 게이트 및 상기 제 1 반도체 핀 사이에 위치된 제 1 유전 영역을 더 포함한다.
바람직하게는, 상기 반도체 디바이스는 상기 플로팅 게이트 및 상기 제 2 반도체 핀 사이에 위치된 제 2 유전 영역을 더 포함한다.
바람직하게는, 상기 제 1 반도체 핀은 제 1 유전 영역 및 제 3 유전 영역 사이에 위치된다.
바람직하게는, 상기 제 2 반도체 핀은 제 2 유전 영역 및 제 4 유전 영역 사이에 위치된다.
바람직하게는, 상기 제 1 반도체 핀은 상기 플로팅 게이트 및 제 1 전극 사이에 위치된다.
바람직하게는, 상기 제 2 반도체 핀은 상기 플로팅 게이트 및 제 2 전극 사이에 위치된다.
바람직하게는, 상기 플로팅 게이트는 금속을 포함한다.
일 측면에 따르면, 프로그램가능한 비-휘발성(non-volatile) 메모리 디바이스는:
제 1 채널, 제 1 소스, 및 제 1 드레인을 포함한 제 1 반도체 핀;
제 2 채널, 제 2 소스, 및 제 2 드레인을 포함한 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제어 게이트(control gate)가 되도록 구성되는, 상기 제 2 반도체 핀;
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트(floating gate)를 포함한다.
바람직하게는, 상기 제어 게이트는 상기 플로팅 게이트의 프로그램된 상태에 기초하여 상기 제 1 채널을 제어하도록 구성된다.
바람직하게는, 상기 프로그램가능한 비-휘발성 메모리 디바이스는 상기 제 1 채널에 인접하여 위치된 제 1 전극을 더 포함한다.
바람직하게는, 상기 프로그램가능한 비-휘발성 메모리 디바이스는 상기 제 2 채널에 인접하여 위치된 제 2 전극을 더 포함한다.
바람직하게는, 상기 반도체 디바이스는 상기 플로팅 게이트 및 상기 제 1 반도체 핀의 상기 제 1 채널 사이에 위치된 제 1 유전 영역을 더 포함한다.
바람직하게는, 상기 반도체 디바이스는 상기 플로팅 게이트 및 상기 제 2 반도체 핀의 상기 제 2 채널 사이에 위치된 제 2 유전 영역을 더 포함한다.
바람직하게는, 상기 제 1 반도체 핀의 상기 제 1 채널은 제 1 유전 영역 및 제 3 유전 영역 사이에 위치된다.
바람직하게는, 상기 제 2 반도체 핀의 상기 제 2 채널은 제 2 유전 영역 및 제 4 유전 영역 사이에 위치된다.
일 측면에 따르면, 프로그램가능한 비-휘발성(non-volatile) 메모리 디바이스는:
제 1 채널, 제 1 소스 및 제 1 드레인을 포함한 제 1 반도체 핀;
상기 제 1 채널에 인접하여 위치된 제 1 전극;
제 2 채널, 제 2 소스, 및 제 2 드레인을 포함한 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제어 게이트(control gate)가 되도록 구성되는, 상기 제 2 반도체 핀;
상기 제 2 채널에 인접하여 위치된 제 2 전극;
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트(floating gate)를 포함한다.
바람직하게는, 상기 제 1 전극은 접지(ground)에 결합된다.
바람직하게는, 상기 제 2 전극은 접지에 결합된다.
바람직하게는, 상기 제 1 및 제 2 전극은 금속(metal)을 포함한다.
본 발명에 따른 반도체 핀들 및 플로팅 게이트를 가진 반도체 디바이스에 의하면, 단순히 도전층을 에칭하기 위한 마스크의 부가 및 에칭을 통하여 플로팅 게이트를 형성할 수 있는 효과가 있다.
도 1A는 대표적인 반도체 디바이스의 사시도(perspective view)를 도시한다.
도 1B는 대표적인 반도체 디바이스의 상단면도(top view)를 도시한다.
도 1C는 대표적인 반도체 디바이스의 개략도를 도시한다.
도 2는 반도체 디바이스를 제조하기 위한 대표적인 프로세스를 도시한 프로세스 흐름도를 보여준다.
도 3A는 프로세싱(processing) 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
도 3B는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
도 3C는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
도 1B는 대표적인 반도체 디바이스의 상단면도(top view)를 도시한다.
도 1C는 대표적인 반도체 디바이스의 개략도를 도시한다.
도 2는 반도체 디바이스를 제조하기 위한 대표적인 프로세스를 도시한 프로세스 흐름도를 보여준다.
도 3A는 프로세싱(processing) 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
도 3B는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
도 3C는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다.
다음의 설명은 본 개시에서의 구현들과 관련되는 특정 정보를 포함한다. 본 애플리케이션에서의 도면들 및 그것들의 첨부한 상세한 설명은 단지 대표적인 구현들에 관한 것이다. 달리 주지되지 않는다면, 도면들 가운데 유사하거나 또는 대응하는 요소들은 유사하거나 또는 대응하는 참조 번호들로 표시될 수 있다. 게다가, 본 애플리케이션에서의 도면들 및 도시들은 일반적으로 일정한 비율이 아니며, 실제 상대적 치수들에 대응하도록 의도되지 않는다.
도 1A는 대표적인 반도체 디바이스(100)의 사시도를 도시한다. 도 1B는 대표적인 반도체 디바이스(100)의 상단면도를 도시한다. 도 1C는 대표적인 반도체 디바이스(100)의 개략도(140)를 도시한다. 반도체 디바이스(100)는 기판(102), 유전층(104), 반도체 핀들(106a, 106b), 플로팅 게이트(120), 전극들(122a, 122b), 및 유전 영역들(124a, 124b, 124c, 124d)을 포함한다.
반도체 디바이스(100)에서, 기판(102)은 단결정 반도체 재료와 같은 반도체 재료를 포함한다. 본 구현에서, 기판(102)은 실리콘 기판이며, 보다 구체적으로는 단결정성 실리콘이다. 도시된 구현에서, 기판(102)은 P형 기판이다. 다른 구현들에서, 기판(102)은 N형 기판이거나 또는 도핑되지 않는다는 것을 주목한다. 또한, 다른 구현들에서, 기판(102)은 SOI 기판(silicon on insulator substrate)과 같은, 절연체 기판상에서의 반도체이다.
반도체 핀들(106a, 106b)은 반도체 재료를 포함하며, 본 구현에서는 실리콘이다. 반도체 핀들(106a, 106b)은 기판(102)에 그리고 기판상에 형성된다. 반도체 핀(106a)은 플로팅 게이트(120) 및 전극(122a) 사이에 위치된다. 반도체 핀(106b)은 플로팅 게이트(120) 및 전극(122b) 사이에 위치된다. 반도체 핀(106a)은 소스(108a), 드레인(110a), 및 소스(108a) 및 드레인(110a) 사이에 위치되는 채널(112a)을 포함한다. 반도체 핀(106b)은 소스(108b), 드레인(110b), 및 소스(108b) 및 드레인(110b) 사이에 위치되는 채널(112b)을 포함한다. 반도체 핀(106a)은 유전 영역(124a) 및 유전 영역(124b) 사이에 위치된다. 보다 상세하게는, 반도체 핀(106a)의 채널(112a)은 유전 영역(124a) 및 유전 영역(124b) 사이에 위치된다. 반도체 핀(106b)은 유전 영역(124c) 및 유전 영역(124d) 사이에 위치된다. 보다 상세하게는, 반도체 핀(106b)의 채널(112b)은 유전 영역(124c) 및 유전 영역(124d) 사이에 위치된다.
소스들(108a, 108b) 및 드레인들(110a, 110b), 및 채널들(112a, 112b)은 반도체 핀들(106a, 106b)의 도핑된 영역들이다. 도 1A는 소스들(108a, 108b) 및 드레인들(110a, 110b)이 N형이고 채널들(112a, 112b)이 P형인 구현을 도시한다. 그러나, 소스들(108a, 108b), 드레인들(110a, 110b), 및 채널들(112a, 112b)은 도 1A에 도시된 것과 상이하게 도핑될 수 있고, 더욱이 서로에 대해 상이하게 도핑될 수 있다. 몇몇 구현들에서, 예를 들면, 소스들(108a, 108b) 및 드레인들(110a, 110b)은 P형이며 채널들(112a, 112b)은 N형이다. 본 구현에서, 채널들(112a, 112b)은 기판(102)과 유사한 도핑 프로파일을 갖지만, 채널들(112a, 112b)은 기판(102) 및/또는 서로와 상이한 도핑 프로파일(doping profile)을 가질 수 있다.
또한 도시된 구현에서, 유전층(104)은 기판(102) 위에 위치된다. 유전층(104)은 이산화규소와 같은, 하나 이상의 유전 재료들을 포함한다. 본 구현에서, 유전층(104)은 얕은 트렌치 분리(shallow trench isolation; STI) 층이며, 플로팅 게이트(120) 및 전극들(122a, 122b)의 기저를 이룬다.
전극(122a)은 반도체 핀(106a)의 채널(112a)에 인접하여 위치되지만, 그로부터 전기적으로 절연된다. 전극(122b)은 반도체 핀(106b)의 채널(112b)에 인접하여 위치되지만, 그로부터 전기적으로 절연된다. 플로팅 게이트(120)는 반도체 핀(106a) 및 반도체 핀(106b) 사이에 위치된다. 또한, 유전 영역(124b)은 플로팅 게이트(120) 및 반도체 핀(106a) 사이에 위치된다. 유전 영역(124c)은 플로팅 게이트(120) 및 반도체 핀(106b) 사이에 위치된다. 따라서, 플로팅 게이트(120)는 반도체 핀(106a)의 채널(112a) 및 반도체 핀(106b)의 채널(112b)로부터 전기적으로 절연된다.
전극들(122a, 122b) 및 플로팅 게이트(120)는 도전 재료를 포함한다. 전극들(122a, 122b) 및 플로팅 게이트(120)에 적절한 도전 재료는 finFET들과 같은, 전계-효과 트랜지스터들(FET들)에 대한 게이트 재료를 포함한다. 본 구현에서, 전극들(122a, 122b) 및 플로팅 게이트(120) 각각은 금속을 포함한다. 전극들(122a, 122b) 및 플로팅 게이트(120)에 적절한 금속들의 특정 예들은 이에 제한되지 않지만, 탄탈륨(Ta), 질화 탄탈륨(TaN), 질화 티타늄(TiN), 몰리브덴(Mo), 루테늄(Ru), 및 탄화 탄탈륨 질화물(TaCN)을 포함한다. 몇몇 구현들에서, 전극들(122a, 122b) 및 플로팅 게이트(120)는서로 동일한 도전 재료를 포함한다. 또한 몇몇 구현들에서, 전극들(122a, 122b) 및 플로팅 게이트(120) 중 적어도 하나는 전극들(122a, 122b) 및 플로팅 게이트(120)의 적어도 하나의 다른 것과 상이한 도전 재료를 포함한다.
유전 영역(124a)은 전극(122a) 및 반도체 핀(106a)의 채널(112a) 사이에 위치된다. 유전 영역(124b)은 반도체 핀(106a)의 채널(112a) 및 플로팅 게이트(120) 사이에 위치된다. 유전 영역(124c)은 플로팅 게이트(120) 및 반도체 핀(106b)의 채널(112b) 사이에 위치된다. 유전 영역(124d)은 반도체 핀(106b)의 채널(112b) 및 전극(122b) 사이에 위치된다.
반도체 디바이스(100)에서, 유전 영역들(124a, 124b, 124c, 124d)은 유전 재료를 포함한다. 유전 영역들(124a, 124b, 124c, 124d)에 적합한 유전 재료는 finFET들과 같이, FET들을 위한 게이트 유전 재료를 포함한다. 본 구현에서, 유전 영역들(124a, 124b, 124c, 124d) 각각은 하이-k(high-k) 유전 재료를 포함한다. 유전 영역들(124a, 124b, 124c, 124d)에 대한 하이-k 유전 재료의 예들은 특정 예들로서, 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 산화 크롬(CrO2) 등을 포함한다.
몇몇 구현들에서, 유전 영역들(124a, 124b, 124c, 124d)은 서로와 동일한 유전 재료를 포함한다. 또한, 몇몇 구현들에서, 유전 영역들(124a, 124b, 124c, 124d)의 적어도 하나는 유전 영역들(124a, 124b, 124c, 124d)의 적어도 하나의 다른 것과 상이한 유전 재료를 포함한다. 본 구현에서, 유전 영역들(124a, 124b, 124c, 124d)은 별개의 유전 층들이다. 그러나, 다른 구현들에서, 유전 영역들(124a, 124b, 124c, 124d) 중 적어도 임의의 두 개는 공통 유전층의 일부일 수 있다. 예를 들면, 유전 영역들(124a, 124b)은 공통 유전층의 일부일 수 있으며, 이것은 반도체 핀(106a)을 가로질러 확장한다. 유사하게는, 유전 영역들(124c, 124d)은 공통 유전층의 일부일 수 있으며, 이것은 반도체 핀(106b)을 가로질러 확장한다.
반도체 디바이스(100)는 일 예로서, 삭제가능한 프로그램가능한 판독 전용 메모리(EPROM : erasable programmable read-only memory), 전기적으로 삭제가능한 프로그램가능한 판독 전용 메모리(EEPROM : electrically erasable programmable read-only memory) 및 플래시 메모리(flash memory)에서의 디지털 기억 소자를 포함하는 많은 애플리케이션들을 위해 구성될 수 있다. 다른 예들로서, 반도체 디바이스(100)는 신경 네트워크들에서의 신경 계산 소자, 아날로그 기억 소자, 전자 전위차계, 및 단일-트랜지스터 디지털-아날로그 변환기(DAC)로서 구성될 수 있다. 더욱이, 반도체 디바이스(100)는 다른 반도체 디바이스들과 함께 이용될 수 있으며, 이것은 반도체 핀들(106a 및/또는 106b)에 형성될 수 있다. 특정 애플리케이션들에서, 반도체 핀들(106a 및/또는 106b)은 도 1A 및 도 1B에 도시된 것과 상이하게 도핑된다.
도 1C의 개략도(140)는 도 1A 및 도 1B에 도시된 구현의 반도체 디바이스(100)에 대응한다. 개략도(140)는 반도체 핀(106a)의 소스(108a)에 대응하는 핀 단자(A1), 반도체 핀(106a)의 드레인(110a)에 대응하는 핀 단자(B1), 및 전극(122a)에 대응하는 전극 단자(C1)를 포함한다. 개략도(140)는 또한 반도체 핀(106b)의 소스(108b)에 대응하는 핀 단자(A1), 반도체 핀(106b)의 드레인(110b)에 대응하는 핀 단자(B2), 및 전극(122b)에 대응하는 전극 단자(C2)를 포함한다.
반도체 핀(106a) 및/또는 반도체 핀(106b)은 제어 게이트로서 구성될 수 있다. 핀 단자들(A1, A2, B1, B2) 중 임의의 것은 반도체 핀(106a) 또는 반도체 핀(106b)에 위치된 제어 게이트에 대응할 수 있다. 반도체 핀(106a) 및/또는 반도체 핀(106b)은 상이하게 도핑되며, 핀 단자들(A1, A2, B1, B2) 중 하나 이상만이 제어 게이트에 대응할 수 있다. 반도체 디바이스(100)는 프로그램가능한 비-휘발성 메모리 디바이스일 수 있다. 제어 게이트는 플로팅 게이트(120)의 프로그램된 상태에 기초하여 채널(112a 또는 112b)을 제어하도록 구성될 수 있다. 프로그램된 상태는 예를 들면, 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 또는 핫-캐리어 주입(hot-carrier injection)을 이용하여 달성될 수 있다.
일 구성에서, 핀 단자(A1)는 제어 게이트에 대응하고, 핀 단자(A2)는 소스에 대응하며, 핀 단자(B2)는 프로그램가능한 비-휘발성 메모리 디바이스의 드레인에 대응한다. 전극 단자들(C1, C2) 중 적어도 하나가 접지에 결합될 수 있다. 핀 단자(B1)는 예를 들면, 채널(112a)을 통하는 것과 같이, 전극에 의해 또는 다른 수단에 의해, 핀 단자(A1)에 단락될 수 있다. 몇몇 구현들에서, 전극 단자(C1)는 핀 단자(A1) 및 핀 단자(B1)를 단락시키기 위해 채널(112a)을 반전시키도록 구성된다. 몇몇 구현들에서, 채널(112a)은 핀 단자(A1) 및 핀 단자(B1)를 단락시키기 위해 도핑된다.
도 2는 반도체 디바이스(100)와 같은, 반도체 디바이스를 제조하기 위한 프로세스(200)를 도시한 프로세스 흐름도를 보여준다. 반도체 디바이스(100), 뿐만 아니라 본 개시에 따른 다른 반도체 디바이스들이 프로세스(200) 이외의 다른 프로세스들을 이용하여 제조될 수 있다는 것이 주의된다. 또한, 예시 목적들을 위해, 상이한 반도체 디바이스들을 제조하기 위해 적용가능하지만, 프로세스(200)가 도 1A, 도 1B, 및 도 1C에 대하여 제공된 반도체 디바이스(100)에 대하여 설명된다.
프로세스(200)에 의해 도시된 구현은 가공된 웨이퍼 상에서 수행될 수 있다. 가공된 웨이퍼는 전극들(122a, 122b) 및 플로팅 게이트(120)의 형성 이전의 반도체 디바이스(100)에 대응할 수 있다. 그러나, 가공된 웨이퍼는 반도체 디바이스(100)의 다른 구성 성분들 중 임의의 것을 포함할 수 있거나, 또는 이들 구성 성분들의 적어도 일부가 나중에 형성될 수 있다.
이제 도 2 및 도 3A를 참조하면, 프로세스(200)는 제 1 및 제 2 반도체 핀들(예로서, 306a, 306b)(도 2에서는 270) 위에 도전층(예로서, 328)을 형성하는 것을 포함한다.
도 3A는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다. 보다 상세하게는, 도 3A는 프로세싱 동안 웨이퍼(370)의 일부의 단면도를 도시한다. 도 3A에 도시된 단면도는 프로세싱 동안 도 1A 및 도 1B에서의 반도체 디바이스(100)의 단면(3-3)에 대응할 수 있다.
도 3A에 도시된 바와 같이, 웨이퍼(370)는 기판(302), 유전층(304), 반도체 핀들(306a, 306b), 채널들(312a, 312b), 유전 영역들(324a, 324b, 324c, 324d), 및 도전층(328)을 포함한다. 기판(302), 유전층(304), 반도체 핀들(306a, 306b), 채널들(312a, 312b), 및 유전 영역들(324a, 324b, 324c, 324d)은 반도체 디바이스(100)에서의 기판(102), 유전층(104), 반도체 핀들(106a, 106b), 채널들(112a, 112b), 및 유전 영역들(124a, 124b, 124c, 124d)에 대응한다.
상기 도전층(328)은 반도체 핀들(306a, 306b) 위에 형성되며, 또한 기판(302), 유전층(304), 채널들(312a, 312b), 및 유전 영역들(324a, 324b, 324c, 324d) 위에 형성될 수 있다. 도전층(328)은 전극들(122a, 122b) 및 플로팅 게이트(120)에 대하여 상술된 것들과 같이, 도전 재료를 포함할 수 있다. 도전층(328)은 반도체 핀들(306a, 306b) 위에, 금속으로서, 도전 재료의 하나 이상의 층들을 증착시킴으로써 반도체 핀들(306a, 306b) 위에 형성될 수 있다. 증착은 물리적 기상 증착(PVD : physical vapor deposition), 화학적 기상 증착(CVD : chemical vapor deposition), 또는 또 다른 증착 기술을 이용할 수 있다. 증착된 도전 재료의 하나 이상의 층들은 그 후 화학적 기계적 평탄화(CMP : chemical mechanical planarization) 또는 또 다른 평탄화 기술을 이용하여 평탄화될 수 있어서, 도 3A에 도시된 웨이퍼(370)가 된다.
이제 도 2 및 도 3B를 참조하면, 프로세스(200)는 도전층(예로서, 328)(도 2에서는 272) 위에 마스크(예로서, 334)를 형성하는 것을 포함한다.
도 3B는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다. 보다 상세하게는, 도 3B는 프로세싱 동안 웨이퍼(372)의 일부의 단면도를 도시한다. 도 3B에 도시된 단면도는 프로세싱 동안 도 1A 및 도 1B에서의 반도체 디바이스(100)의 단면(3-3)에 대응할 수 있다.
도 3B에 도시된 바와 같이, 웨이퍼(372)는 도전층(328) 위에 형성된 마스크(334)를 포함한다. 마스크(334)는 반도체 핀들(306a, 306b) 위에 놓인 도전층(328)의 영역(336)을 노출시킨다. 마스크(334)는 포토레지스트(photoresist)를 포함할 수 있다. 마스크(334)는 도전층(328) 위의 도 3A의 웨이퍼(370)에 포토레지스트를 적용함으로써 도전층(328) 위에 형성될 수 있다. 포토레지스트는 도전층(328)의 영역(336)을 노출시키기 위해 패터닝(pattern_될 수 있으며, 이것은 도 3B에 도시된 웨이퍼(372)가 된다.
이제 도 2 및 도 3C를 참조하면, 프로세스(200)는 제 1 및 제 2 반도체 핀들(예로서, 306a, 306b)(도 2에서는 274) 사이에 위치된 플로팅 게이트(예로서, 320)를 형성하기 위해 마스크(예로서, 334)를 사용하여 도전층(예로서, 328)을 에칭하는 것을 포함한다.
도 3C는 프로세싱 동안 대표적인 웨이퍼의 일부의 단면도를 도시한다. 보다 상세하게는, 도 3C는 프로세싱 동안 웨이퍼(374)의 일부의 단면도를 도시한다. 도 3C에 도시된 단면도는 프로세싱 동안 도 1A 및 도 1B에서의 반도체 디바이스(100)의 단면(3-3)에 대응할 수 있다.
도 3C에 도시된 바와 같이, 웨이퍼(374)는 플로팅 게이트(320), 전극(322a), 및 전극(322b)을 포함한다. 플로팅 게이트(320), 전극(322a), 및 전극(322b)은 반도체 디바이스(100)에서의 플로팅 게이트(120), 전극(122a), 및 전극(122b)에 대응한다.
상기 플로팅 게이트(320)는 반도체 핀들(306a, 306b) 사이에 위치된 플로팅 게이트(320)를 형성하기 위해 웨이퍼의 마스크(334)를 사용하여 웨이퍼(372)의 도전층(328)을 에칭함으로써 형성될 수 있다. 그 다음에, 마스크(334)가 제거되어, 도 3C에 도시된 웨이퍼(374)가 될 수 있다. 도전층(328)의 에칭은 또한 전극들(322a, 322b)을 형성할 수 있다. 더욱이, 도전층(328)의 에칭은 또한 유전 영역들(324a, 324b, 324c, 324d)을 형성하는 유전 재료의 일부들을 제거할 수 있고 반도체 핀들(306a, 306b)의 상부들을 노출시킬 수 있다. 이것은 유전 영역들(124a, 124b, 124c, 124d)을 물리적으로 분리할 수 있다. 대안적으로, 유전 영역들(324a, 324b, 324c, 324d)을 형성하는 유전 재료는 도전층(328)으로부터 개별적으로 에칭될 수 있거나 또는 에칭될 수 없다.
부가적인 프로세싱이 반도체 디바이스(100)를 야기하기 위해 웨이퍼(374) 상에서 수행될 수 있다. 이러한 부가적인 프로세싱은 컨택들 및 컨택들을 위한 규소화물의 형성을 포함할 수 있다. 따라서, 프로세스(200)는 프로그램가능한 비-휘발성 메모리 디바이스일 수 있는, 반도체 디바이스(100)와 같은 반도체 디바이스들의 제조를 위해 제공한다. 프로세스(200)는 하나 이상의 finFET들의 제조를 위한 프로세스들로 통합될 수 있다. 몇몇 구현들에서, 이러한 통합은 단지 도전층(328)을 에칭하기 위한 마스크(334)의 부가만을 요구한다. 그러나 마스크(334)는 또한 finFET들 또는 다른 구성요소들을 제조하기 위해 이용될 수 있다.
상기 설명으로부터, 다양한 기술들이 이들 개념들의 범위로부터 벗어나지 않고 본 출원에 설명된 개념들을 구현하기 위해 사용될 수 있다는 것이 명백하다. 게다가, 개념들은 특정 구현들에 대한 특정 참조로 설명되었지만, 이 기술분야의 숙련자는 변화들이 개념들의 범위로부터 벗어나지 않고 형태 및 상세에서 이루어질 수 있다는 것을 인식할 것이다. 이와 같이, 설명된 구현들은 모든 점들에서 예시적이며 비 제한적인 것으로 고려된다. 본 출원은 상술된 특정 구현들에 제한되지 않으며, 많은 재배열들, 변경들, 및 대체물들이 본 개시의 범위로부터 벗어나지 않고 가능하다는 것이 이해되어야 한다.
Claims (15)
- 반도체 디바이스에 있어서,
제 1 반도체 핀에 위치된 채널(channel), 소스(source), 및 드레인(drain)으로서, 상기 채널은 상기 소스 및 상기 드레인 사이에 위치되는, 상기 채널, 소스, 및 드레인;
제 2 반도체 핀에 위치된 제어 게이트(control gate); 및
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트(floating gate)를 포함하는, 반도체 디바이스. - 청구항 1 에 있어서,
상기 플로팅 게이트 및 상기 제 1 반도체 핀 사이에 위치된 제 1 유전 영역을 포함하는, 반도체 디바이스. - 청구항 1 에 있어서,
상기 플로팅 게이트 및 상기 제 2 반도체 핀 사이에 위치된 제 2 유전 영역을 포함하는, 반도체 디바이스. - 청구항 1 에 있어서,
상기 제 1 반도체 핀은 제 1 유전 영역 및 제 3 유전 영역 사이에 위치되는, 반도체 디바이스. - 청구항 1 에 있어서,
상기 제 2 반도체 핀은 제 2 유전 영역 및 제 4 유전 영역 사이에 위치되는, 반도체 디바이스. - 청구항 1 에 있어서,
상기 제 1 반도체 핀은 상기 플로팅 게이트 및 제 1 전극 사이에 위치되며,
상기 제 2 반도체 핀은 상기 플로팅 게이트 및 상기 플로팅 게이트를 기준으로 상기 제 1 전극과 대칭되는 지점의 제 2 전극 사이에 위치되고,
상기 제 1 전극 또는 상기 제 2 전극 중 어느 하나는 접지(ground)에 결합되는, 반도체 디바이스. - 삭제
- 청구항 1 에 있어서,
상기 플로팅 게이트는 금속을 포함하는, 반도체 디바이스. - 프로그램가능한 비-휘발성(non-volatile) 메모리 디바이스에 있어서,
제 1 채널, 제 1 소스, 및 제 1 드레인을 포함한 제 1 반도체 핀;
제 2 채널, 제 2 소스, 및 제 2 드레인을 포함한 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제어 게이트(control gate)가 되도록 구성되는, 상기 제 2 반도체 핀;
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트(floating gate)를 포함하는, 프로그램가능한 비-휘발성 메모리 디바이스. - 청구항 9 에 있어서,
상기 제어 게이트는 상기 플로팅 게이트의 프로그램된 상태에 기초하여 상기 제 1 채널을 제어하도록 구성되는, 프로그램가능한 비-휘발성 메모리 디바이스. - 청구항 9 에 있어서,
상기 제 1 채널에 인접하여 위치되는 제 1 전극; 및
상기 제 2 채널에 인접하여 위치되며, 상기 플로팅 게이트를 기준으로 상기 제 1 전극과 대칭되는 지점의 제 2 전극을 더 포함하되,
상기 제 1 전극 또는 상기 제 2 전극 중 어느 하나는 접지(ground)에 결합되는, 프로그램가능한 비-휘발성 메모리 디바이스. - 삭제
- 청구항 9 에 있어서,
상기 플로팅 게이트 및 상기 제 1 반도체 핀의 상기 제 1 채널 사이에 위치된 제 1 유전 영역을 더 포함하는, 프로그램가능한 비-휘발성 메모리 디바이스. - 청구항 9 에 있어서,
상기 플로팅 게이트 및 상기 제 2 반도페 핀의 상기 제 2 채널 사이에 위치된 제 2 유전 영역을 더 포함하는, 프로그램가능한 비-휘발성 메모리 디바이스. - 프로그램가능한 비-휘발성(non-volatile) 메모리 디바이스에 있어서,
제 1 채널, 제 1 소스, 및 제 1 드레인을 포함한 제 1 반도체 핀;
상기 제 1 채널에 인접하여 위치된 제 1 전극;
제 2 채널, 제 2 소스, 및 제 2 드레인을 포함한 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제어 게이트가 되도록 구성되는, 상기 제 2 반도체 핀;
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에 위치된 플로팅 게이트;
상기 제 2 채널에 인접하여 위치되며, 상기 플로팅 게이트를 기준으로 상기 제 1 전극과 대칭되는 지점의 제 2 전극;을 포함하되,
상기 제 1 전극 또는 상기 제 2 전극 중 어느 하나는 접지(ground)에 결합되는, 프로그램가능한 비-휘발성 메모리 디바이스.
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