CN1913160A - 闪存器件及其制造方法 - Google Patents

闪存器件及其制造方法 Download PDF

Info

Publication number
CN1913160A
CN1913160A CNA2006101081124A CN200610108112A CN1913160A CN 1913160 A CN1913160 A CN 1913160A CN A2006101081124 A CNA2006101081124 A CN A2006101081124A CN 200610108112 A CN200610108112 A CN 200610108112A CN 1913160 A CN1913160 A CN 1913160A
Authority
CN
China
Prior art keywords
region
cell array
outer peripheral
peripheral areas
borderline region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101081124A
Other languages
English (en)
Other versions
CN100461418C (zh
Inventor
朴成基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1913160A publication Critical patent/CN1913160A/zh
Application granted granted Critical
Publication of CN100461418C publication Critical patent/CN100461418C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种半导体器件，包括半导体衬底，其具有单元区域和外围区域。单元阵列定义在所述单元区域内，该单元阵列具有第一、第二、第三和第四侧。第一译码器定义在所述外围区域内并与所述单元阵列的所述第一侧相邻设置。第一隔离结构形成在设置于所述单元阵列的所述第一侧与所述外围区域之间的第一边界区域处。第一虚设有源区域形成在设置于所述单元阵列的所述第二侧与所述外围区域之间的第二边界区域处。第一隔离结构包括具有第一深度的第一部分和具有第二深度的第二部分。

Description

闪存器件及其制造方法
技术领域
本发明涉及存储器件及其制造方法，更特别地，涉及在存储器件中形成单元和外围区域之间的边界区域。
背景技术
在存储器件例如NAND闪存(flash)中，隔离槽(isolation trench)的节距(pitch)随着技术进步而变得越来越小。隔离槽是填充以氧化物膜的槽从而形成场氧化物结构(FOX)或隔离结构。这样的氧化物膜通常利用高密度等离子体(HDP)方法形成。随着隔离槽以更小节距设置，隔离结构的台阶覆盖失效(step-coverage failure)更可能发生。
存储单元区域中的台阶覆盖失效是非常严重的。台阶覆盖失效会在存储单元的隔离结构中产生空洞，其会影响存储单元的可靠性。针对这点，存储单元区域的隔离槽的深度设定为2000或更小从而改善台阶覆盖。
然而，在外围区域隔离槽的深度倾向于显著更深。即，应用于器件的外围部件的电压通常不改变，即使技术进步已经极大地减小了器件的尺寸。因此，形成在外围区域中的晶体管继续被提供以深隔离槽从而承受20V或更大的高电压。
目前单元区域与外围区域之间的边界区域通过形成虚设有源区域(dummy active region)或形成隔离层来定义。如果形成虚设有源区域，在该虚设有源区域的边缘处会发生栅极氧化物层薄化现象。如果在NAND闪存器件工作期间大约20V的高电压应用到栅极线，在栅极氧化物层的薄穿(thinned-out)部分会发生栅极氧化物击穿。这将导致器件失效。
发明内容
本发明涉及在存储器件中形成单元区域和外围区域之间的边界区域。在一个实施例中，半导体器件包括具有单元区域和外围区域的半导体衬底。单元阵列定义在所述单元区域内，该单元阵列具有第一、第二、第三和第四侧。第一译码器定义在所述外围区域内并与所述单元阵列的所述第一侧相邻设置。第一隔离结构形成在设置于所述单元阵列的所述第一侧与所述外围区域之间的第一边界区域处。第一虚设有源区域形成在设置于所述单元阵列的所述第二侧与所述外围区域之间的第二边界区域处。第一隔离结构包括具有第一深度的第一部分和具有第二深度的第二部分。
在另一实施例中，栅极线设置在所述第一边界区域之上，其中所述栅极线不设置在所述第二边界区域之上。阱拾取区域设置在所述第二边界区域。所述衬底具有形成在所述单元区域内的阱区域，所述阱拾取区域比设置在所述单元区域内的阱区域具有更高的掺杂剂浓度。第二译码器定义在所述外围区域内并与所述单元阵列的第三侧相邻设置。第二虚设有源区域形成在设置于所述单元阵列的所述第三侧与所述外围区域之间的第三边界区域处。第二栅极线设置在所述第三边界区域之上。
在另一实施例中，一种用于形成半导体器件的方法包括：提供具有单元区域和外围区域的半导体衬底。该单元区域具有单元阵列，该单元阵列具有第一、第二、第三和第四侧。该单元阵列在设置于所述单元阵列的所述第一侧与所述外围区域之间的第一边界处具有第一译码器。在定义于所述单元阵列的所述第一侧与所述外围区域之间的第一边界区域处形成第一隔离结构。在定义于所述单元阵列的所述第二侧与所述外围区域之间的第二边界区域处形成第一虚设有源区域。在所述第一边界区域之上形成第一栅极线。在形成所述隔离结构和所述虚设有源区域之后，在所述虚设有源区域内形成阱拾取区域。所述阱拾取区域利用与形成在所述单元区域内的阱区域的杂质相同的杂质形成。
在又一实施例中，所述第一隔离结构如下形成：蚀刻第一槽从而形成所述第一隔离结构的第一部分，该第一槽具有第一深度；以及蚀刻第二槽从而形成所述第一隔离结构的第二部分，该第二槽具有第二深度。所述第一和第二槽定义突变界面，该突变界面在后续热处理期间可损害所述半导体衬底。
附图说明
图1示出根据本发明一实施例在单元区域与外围区域之间的边界区域具有隔离结构的闪存器件的横截面图；
图2示出根据本发明一实施例的存储单元区域和外围区域的边界区域的横截面图，栅极线不被设置在该边界区域之上；
图3A示出具有一侧字线(W/L)编码结构的单元阵列；
图3B示出根据本发明一实施例具有一侧W/L编码结构的单元阵列的边界区域；
图4A示出具有两侧W/L编码结构的单元阵列；
图4B示出根据本发明一实施例具有两侧W/L编码结构的单元阵列的边界区域。
具体实施方式
本发明涉及在存储器件例如NAND闪存器件中形成单元区域与外围区域之间的边界区域。根据本发明的实施例，所形成的边界区域的类型取决于是否在边界区域之上设置栅极线。例如，如果栅极线设置在边界区域之上，则形成场氧化物(FOX)结构，当栅极线不设置在边界区域之上时，则形成虚设有源区域。
图1示出根据本发明一实施例在单元区域A与外围区域C之间的边界区域B具有隔离结构111b的闪存器件100的横截面图。闪存器件100具有半导体衬底110、单元区域A中的多个隔离结构111a、边界区域B处的隔离结构111b、栅极线112、以及外围区域C中的阱拾取区域(well pickup region)113。
阱拾取区域113用于在闪存器件的擦除操作期间均匀地分布偏置(bias)。在本实施例中，阱拾取区域通过注入与用于在衬底上(例如单元区域中)形成其它阱区域的杂质相同的杂质(或掺杂剂)例如硼而形成。阱拾取区域的杂质浓度比单元区域中阱区域的杂质浓度高。例如，在本实施例中用于阱拾取区域的杂质浓度是5E14至5E15离子/cm2。
存储器件100在边界区域B具有隔离结构(或FOX)111b，因为栅极线112设置在边界区域之上。如果虚设有源区域形成在边界区域，形成在栅极线112之下的栅极氧化物层(未示出)在边界区域边缘会薄穿。当高电压应用于栅极线时，该薄化效应会导致栅极氧化物击穿。
然而，在边界区域B形成大的隔离结构例如隔离结构111b具有某些不期望的影响。隔离结构111b包括第一部分121a和第二部分121b。第一部分121a通过填充与单元区域相关的第一隔离槽而形成，第二部分121b通过填充与外围区域相关的第二隔离槽而形成。第一和第二隔离槽具有不同深度并且利用不同蚀刻步骤形成。结果，突变的“V状”形状(或界面)122在第一和第二隔离槽汇合的区域形成。在后续热处理期间该突变界面122会在硅衬底中引起缺陷。
另外，该隔离结构111b当被抛光时由于其大的横向尺寸而会经历凹陷并在其上形成沟(groove)。当后续进行自对准浮置栅极工艺时，多晶硅残留物会形成在该沟内。沟的尺寸通常对应于隔离结构111b的横向尺寸。因此，为了最小化多晶硅残留物的形成，应当减小隔离结构111b的横向尺寸(或存储单元区域A与阱拾取区域113之间的距离)。优选地，该隔离结构111b当其使用不是必需时不应当被使用。
图2示出根据本发明一实施例在单元区域A和外围区域C之间的边界区域B具有虚设有源区域201的闪存器件200的横截面图。注意，不同于图1的器件100，栅极线未设置在边界区域B之上。因此，代替隔离结构使用虚设有源区域，因为在边界区域没有栅极氧化物击穿的风险。在本实施例中，当栅极线不形成在边界区域B之上时，在边界区域B形成虚设有源区域。
再参照图2，闪存器件200具有半导体衬底210、单元区域中的隔离结构211a、外围区域C中的隔离结构211b、边界区域处的虚设有源区域214、以及边界区域B处的阱拾取区域213。
在该实施例中，虚设有源区域214也用作阱拾取区域213从而减小器件尺寸。如上面已经说明的，阱拾取区域用于在闪存器件的擦除操作期间均匀地分布偏置。阱拾取区域213的杂质浓度比单元区域中阱区域的杂质浓度高。阱拾取区域213的杂质浓度是5E14至5E15离子/cm2。
通过在边界区域B形成阱拾取区域213作为虚设有源区域214的部分，可以减小器件尺寸。在现有技术中，虚设有源区域和阱拾取区域在分开的区域中形成。例如，虚设有源区域和阱拾取区域彼此分隔开约2μm。如果虚设有源区域和阱拾取区域两者都形成在相同的边界区域中，器件尺寸可以相应地减小。
在一个实施例中，虚设有源区域和隔离结构形成在单元阵列的不同边界区域。虚设有源区域形成在其上没有设置栅极线的第一边界区域(或单元阵列的第一侧)，而隔离结构形成在其上设置有栅极线的第二边界区域(或单元阵列的第二侧)。即，该实施例的半导体器件的给定单元阵列在不同边界区域具有图1和2所示的两种类型结构。
图3A示出具有单元阵列302的存储器件300，单元阵列302具有一侧字线(W/L)编码结构。单元阵列302具有四侧。译码器304设置在存储器件300的外围区域中并与单元阵列302的四侧之一相邻。译码器304是X译码器。
图3B示出根据本发明一实施例单元阵列302的多个边界区域的形成。隔离结构312形成在单元阵列的设置有译码器304的一侧，因为栅极线将设置在该边界区域之上。虚设有源区域314形成在其它三个边界区域，因为栅极线将不设置在这些边界区域之上。在该实施例中，阱拾取区域(未示出)设置在虚设有源区域的一个或更多内。
图4A示出具有单元阵列402的存储器件400，单元阵列402具有两侧字线(W/L)编码结构。单元阵列402具有四侧。第一译码器404设置在单元阵列402的四侧中的一侧。第二译码器406设置在单元阵列402的另一侧。这两个译码器都设置在存储器件400的外围区域。
图4B示出根据本发明一实施例单元阵列402的多个边界区域的形成。第一和第二隔离结构412和414形成在单元阵列的形成有第一和第二译码器404和406的侧，因为栅极线将设置在这些边界区域之上。虚设有源区域416形成在其它两个边界区域，因为栅极线将不设置在这些边界区域之上。在该实施例中，阱拾取区域(未示出)设置在虚设有源区域的一个或更多内。
如上所述，本发明的实施例具有下列优点中的一个或更多。第一，因为如果栅极线设置在边界区域之上则隔离结构形成在该边界区域，所以减少了栅极氧化物击穿。第二，如果栅极线将不设置在边界区域之上则虚设有源区域形成在该边界区域，从而最小化后续热处理期间对半导体衬底造成损害的可能性。第三，阱拾取区域形成在虚设有源区域内从而减小器件尺寸。
本发明的上述实施例是示例性的而非限制性的。各种替代和等价物是可能的。本发明不被这里描述的沉积、蚀刻、抛光、以及构图步骤的类型所限制。本发明也不局限于半导体器件的具体类型。例如，上面根据NAND闪存器件描述了本发明，但本发明可以在NOR闪存器件或其它存储器件中实施。其它增加、减少、或修改由于本公开而是显然的并落在所附权利要求的保护范围内。

Claims (14)

1.一种半导体器件，包括：
半导体衬底，具有单元区域和外围区域；
单元阵列，定义在所述单元区域内，该单元阵列具有第一、第二、第三和第四侧；
第一译码器，定义在所述外围区域内并与所述单元阵列的所述第一侧相邻设置；
第一隔离结构，形成在设置于所述单元阵列的所述第一侧与所述外围区域之间的第一边界区域处；以及
第一虚设有源区域，形成在设置于所述单元阵列的所述第二侧与所述外围区域之间的第二边界区域处。
2.如权利要求1所述的半导体器件，还包括：
第一栅极线，设置在所述第一边界区域之上，
其中所述第二边界区域不具有设置在所述第二边界区域之上的栅极线，且
其中所述第一隔离结构包括具有第一深度的第一部分和具有第二深度的第二部分。
3.如权利要求1所述的半导体器件，还包括：
栅极线，设置在所述第一边界区域之上，其中栅极线不设置在所述第二边界区域之上；以及
阱拾取区域，设置在所述第二边界区域。
4.如权利要求3所述的半导体器件，其中所述衬底具有形成在所述单元区域内的阱区域，所述阱拾取区域比设置在所述单元区域内的该阱区域具有更高的掺杂剂浓度。
5.如权利要求3所述的半导体器件，还包括：
第二译码器，定义在所述外围区域并与所述单元阵列的所述第三侧相邻设置；
第二虚设有源区域，形成在设置于所述单元阵列的所述第三侧与所述外围区域之间的第三边界区域处；以及
第二栅极线，设置在所述第三边界区域之上。
6.如权利要求1所述的半导体器件，其中所述器件是非易失性存储器件。
7.一种用于形成半导体器件的方法，该方法包括：
提供半导体衬底，该半导体衬底具有单元区域和外围区域，该单元区域具有单元阵列，该单元阵列具有第一、第二、第三和第四侧，该单元阵列在设置于所述单元阵列的所述第一侧与所述外围区域之间的第一边界处具有第一译码器；
在定义于所述单元阵列的所述第一侧与所述外围区域之间的第一边界区域处形成第一隔离结构；
在定义于所述单元阵列的所述第二侧与所述外围区域之间的第二边界区域处形成第一虚设有源区域；以及
在所述第一边界区域之上形成第一栅极线。
8.如权利要求7所述的方法，还包括：
在形成所述隔离结构和所述虚设有源区域之后，在所述虚设有源区域内形成阱拾取区域。
9.如权利要求8所述的方法，其中所述阱拾取区域利用与形成在所述单元区域内的阱区域的杂质相同的杂质形成。
10.如权利要求9所述的方法，其中所述阱拾取区域具有比所述单元区域内的所述阱区域的杂质浓度更高的杂质浓度。
11.如权利要求9所述的方法，其中所述阱拾取区域的杂质浓度为5E14至5E15离子/cm2。
12.如权利要求7所述的方法，其中形成所述第一隔离结构的步骤包括：
蚀刻第一槽从而形成所述第一隔离结构的第一部分，该第一槽具有第一深度；以及
蚀刻第二槽从而形成所述第一隔离结构的第二部分，该第二槽具有第二深度，
其中所述第一和第二槽定义突变界面，该突变界面在后续热处理期间可损害所述半导体衬底。
13.如权利要求7所述的方法，还包括：
在定义于所述单元阵列的所述第三侧与所述外围区域之间的第三边界区域处形成第二隔离结构；
在定义于所述单元阵列的所述第四侧与所述外围区域之间的第四边界区域处形成第二虚设有源区域；以及
设置在所述第三边界区域之上的第二栅极线。
14.如权利要求13所述的方法，其中栅极线不设置在所述第一或第二虚设有源区域之上。
CNB2006101081124A 2005-08-08 2006-07-27 闪存器件及其制造方法 Expired - Fee Related CN100461418C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050072323A KR100650870B1 (ko) 2005-08-08 2005-08-08 플래쉬 메모리 소자 및 그의 제조방법
KR72323/05 2005-08-08

Publications (2)

Publication Number Publication Date
CN1913160A true CN1913160A (zh) 2007-02-14
CN100461418C CN100461418C (zh) 2009-02-11

Family

ID=37716899

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101081124A Expired - Fee Related CN100461418C (zh) 2005-08-08 2006-07-27 闪存器件及其制造方法

Country Status (4)

Country Link
US (2) US7719061B2 (zh)
JP (1) JP2007049119A (zh)
KR (1) KR100650870B1 (zh)
CN (1) CN100461418C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071844A (zh) * 2020-09-18 2020-12-11 上海华虹宏力半导体制造有限公司 闪存器件的掩膜版及制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049097A (ja) 2007-08-16 2009-03-05 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法
US20140167206A1 (en) * 2012-12-17 2014-06-19 Macronix International Co., Ltd. Shallow trench isolation structure and method of manufacture
KR102282136B1 (ko) 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
US10157987B1 (en) 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
US11239089B2 (en) 2019-12-16 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN114388018A (zh) * 2020-12-14 2022-04-22 台湾积体电路制造股份有限公司 存储装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173035A (ja) * 1996-12-10 1998-06-26 Hitachi Ltd 半導体集積回路装置およびその設計方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP4756746B2 (ja) 2000-04-19 2011-08-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW449939B (en) * 2000-07-03 2001-08-11 United Microelectronics Corp Photodiode structure
JP2002151601A (ja) 2000-11-08 2002-05-24 Toshiba Corp 半導体記憶装置
TWI277199B (en) * 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
JP4152668B2 (ja) * 2002-04-30 2008-09-17 株式会社ルネサステクノロジ 半導体記憶装置
KR100454131B1 (ko) * 2002-06-05 2004-10-26 삼성전자주식회사 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
KR100493025B1 (ko) 2002-08-07 2005-06-07 삼성전자주식회사 반도체 메모리 장치의 제조 방법
US6833622B1 (en) * 2003-02-27 2004-12-21 Cypress Semiconductor Corp. Semiconductor topography having an inactive region formed from a dummy structure pattern
US6765260B1 (en) * 2003-03-11 2004-07-20 Powerchip Semiconductor Corp. Flash memory with self-aligned split gate and methods for fabricating and for operating the same
JP4019275B2 (ja) 2003-04-21 2007-12-12 セイコーエプソン株式会社 半導体装置
KR20050070861A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 반도체 소자의 더미층 및 그 제조방법
US6878988B1 (en) * 2004-06-02 2005-04-12 United Microelectronics Corp. Non-volatile memory with induced bit lines

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071844A (zh) * 2020-09-18 2020-12-11 上海华虹宏力半导体制造有限公司 闪存器件的掩膜版及制造方法
CN112071844B (zh) * 2020-09-18 2024-02-02 上海华虹宏力半导体制造有限公司 闪存器件的掩膜版及制造方法

Also Published As

Publication number Publication date
JP2007049119A (ja) 2007-02-22
US20100291750A1 (en) 2010-11-18
US20070029622A1 (en) 2007-02-08
US8252661B2 (en) 2012-08-28
US7719061B2 (en) 2010-05-18
CN100461418C (zh) 2009-02-11
KR100650870B1 (ko) 2008-07-16

Similar Documents

Publication Publication Date Title
CN1913160A (zh) 闪存器件及其制造方法
US9379255B2 (en) Non-volatile memory cell having a floating gate and a coupling gate with improved coupling ratio therebetween
CN100472759C (zh) 非易失性存储器器件及其制造方法
EP3970188A1 (en) Method of forming split gate memory cells
CN1992352A (zh) 闪存器件及其制造方法
CN100350616C (zh) 位线结构及其制造方法
JP2001160595A (ja) 不揮発性半導体記憶装置
CN1855445A (zh) 非易失性存储器件及相关器件的制造方法
US9384989B2 (en) Sonos device and method for fabricating the same
US9331160B2 (en) Split-gate non-volatile memory cells having gap protection zones
KR101001257B1 (ko) 이이피롬 및 그의 제조방법
CN1992233A (zh) 具有垂直分裂栅结构的闪存装置及其制造方法
US20070187799A1 (en) Semiconductor device and method of manufacturing the same
US20100304557A1 (en) Method of forming flash memory device having inter-gate plug
CN1893031A (zh) 闪存器件的制造方法
CN1734771A (zh) 浮动栅极非易失性存储器及其制作方法
CN1275322C (zh) 只读存储器的制造方法
US7851304B2 (en) Nonvolatile memory device and fabrication method
CN1286165C (zh) 非易失性存储器及其制造方法
KR101510480B1 (ko) 플래시 메모리 소자 및 그 제조 방법
CN1212668C (zh) 具有双浮置闸极存储晶胞的集成电路及其制造方法
US8039889B2 (en) Non-volatile memory devices including stepped source regions and methods of fabricating the same
KR100946120B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
US20080121940A1 (en) Semiconductor Device and Fabricating Method Thereof
KR100494152B1 (ko) 고밀도 단일 폴리 이이피롬

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090211

Termination date: 20130727