KR20120098092A - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 채워져 활성영역의 이온주입 농도가 일정하지 않더라도 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는 반도체 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역에 교차하도록 제 1 방향을 따라 연장되어 구비되며, 소정 깊이를 가지는 라인 타입의 리세스; 및 상기 활성영역에 교차하도록 제 2 방향을 따라 연장되어 구비되며, high K 물질을 포함하는 스페이서가 측벽에 구비된 게이트를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 high K 물질의 게이트 스페이서를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되도록 함으로써 채널 길이를 증가시키는 리세스 게이트(Recess Gate) 혹은 채널 면적을 증가시키는 3차원(3-Dimensional) 트랜지스터가 제안되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 매립되면서 활성영역의 이온주입 농도가 일정하지 않더라도 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는, 반도체 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역에 교차하도록 제 1 방향을 따라 연장되어 구비되며, 소정 깊이를 가지는 라인 타입의 리세스; 및 상기 활성영역에 교차하도록 제 2 방향을 따라 연장되어 구비되며, high K 물질을 포함하는 스페이서가 측벽에 구비된 게이트를 포함하여, 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 매립되면서 활성영역의 이온주입 농도가 일정하지 않더라도 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 것을 특징으로 한다.
나아가 상기 스페이서는 질화막, HfO2, ZrO2, BST(Ba1-xSrxTiO3) 중 하나 이상을 포함하는 것이 바람직하다.
그리고 상기 리세스는, 상기 하나의 활성영역에서 두 개 혹은 세 개 교차되도록 구비될 수 있다.
또한 상기 리세스 중 일부는 상기 활성영역과 상기 소자분리막의 경계 영역에 구비되는 것을 특징으로 한다.
아울러 상기 리세스의 단면 형상은 사각형, 반원형, 삼각형 중 하나를 포함하는 것이 바람직하다.
나아가 상기 제 1 방향과 상기 제 2 방향은 수직한 것이 바람직하다.
그리고 상기 반도체 기판 상부에 형성되는 층간절연막; 상기 층간절연막 중 콘택플러그가 형성될 영역에 구비된 콘택홀; 및 상기 층간절연막 하부의 상기 리세스에 상기 콘택홀과 인접한 영역에 구비되는 스페이서를 더 포함할 수 있다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역에 교차하도록 제 1 방향을 따라 연장되며, 소정 깊이를 가지는 리세스를 라인 타입으로 형성하는 단계; 상기 활성영역에 교차하도록 제 2 방향을 따라 연장되어 구비되는 게이트를 형성하는 단계; 및 상기 게이트의 측벽에 high K 물질을 포함하는 스페이서를 형성하는 단계를 포함하여, 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 매립되면서 활성영역의 이온주입 농도가 일정하지 않더라도 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 것을 특징으로 한다.
나아가 상기 리세스를 형성하는 단계는, 상기 하나의 활성영역에 상기 리세스가 두 개 혹은 세 개 교차되도록 형성하는 것이 바람직하다.
그리고 상기 리세스를 형성하는 단계는, 상기 리세스 중 일부가 상기 활성영역과 상기 소자분리막의 경계 영역에 구비되도록 형성할 수 있다.
또한 상기 리세스를 형성하는 단계는, 상기 리세스의 단면 형상을 사각형, 반원형, 삼각형 중 하나를 포함하도록 형성하는 것을 특징으로 한다.
아울러 상기 게이트를 형성하는 단계에서, 상기 제 2 방향은 상기 제 1 방향과 수직하는 것이 바람직하다.
나아가 상기 스페이서를 형성하는 단계는, 질화막(nitride), HfO2, ZrO2, BST(Ba1-xSrxTiO3) 중 하나를 포함하는 high-K 물질을 반도체 기판 전면에 증착하는 단계; 및 상기 high-K 물질을 에치백하는 단계를 포함할 수 있다.
그리고 상기 스페이서를 형성하는 단계 이후, 상기 반도체 기판의 전면에 층간절연막을 증착하는 단계; 상기 층간절연막 및 상기 스페이서를 선택적으로 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한 상기 층간절연막을 형성하는 단계 이전, 상기 활성영역에 이온주입 공정을 실시하여 접합영역을 형성하는 단계를 더 포함할 수 있다.
아울러 상기 콘택홀을 형성하는 단계에서, 상기 층간절연막 하부의 상기 리세스에 상기 콘택홀과 인접한 영역에 구비되는 스페이서를 잔류시키는 것을 특징으로 한다.
나아가 상기 소자분리막을 형성하는 단계는, 상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계; 및 상기 트렌치에 절연막을 매립하는 단계를 포함할 수 있다.
본 발명의 반도체 소자 및 그 형성방법은 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 매립되면서 활성영역의 이온주입 농도가 일정하지 않더라도 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 효과를 제공한다.
도 1 내지 도 3은 본 발명에 따르는 반도체 소자를 도시한 평면도;
도 4는 도 1에서 A-A′ 선 및 B-B′ 선을 따른 단면도;
도 5는 도 3에서 C-C′ 선 및 D-D′ 선을 따른 단면도;
도 6 내지 도 10은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 사시도 및 단면도;
도 11은 본 발명의 다른 실시예를 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명에 따르는 반도체 소자를 도시한 평면도로서, 각각 다른 실시예를 도시한다.
먼저 도 1을 참조하면, 반도체 기판에는 섬 타입(island type)의 활성영역(12)이 구비되고, 이를 정의하는 소자분리막(14)이 구비된다. 도 1에는 편의상 하나의 활성영역(12)만이 도시되었으나, 반도체 기판에는 다수의 활성영역(12)이 규칙적으로 혹은 불규칙적으로 다수 구비된다. 이 소자분리막(14)을 형성하는 방법으로는 STI(Shallow Trench Isolation)이 적용될 수 있으며, 도 4에 도시된 바와 같이 반도체 기판에서 활성영역(12)이 형성될 영역을 제외한 공간에 소정 깊이의 트렌치를 형성하고, 이 트렌치에 산화막과 같은 절연막을 매립하여 형성하는 방법을 이용하는 것이 바람직하다.
그리고 하나의 활성영역(12)에는 가로 방향을 따라 두 개의 리세스(20)가 교차하면서 형성되고, 세로 방향을 따라 두 개의 게이트(30)가 교차하면서 형성될 수 있다. 후술할 바와 같이 리세스(20)와 게이트(30)의 개수는 설계에 따라 변경될 수 있으며, 리세스(20)와 게이트(30)는 평면도 상에서 서로 수직하게 교차하도록 형성되는 것이 바람직하며, 서로 일정한 각도를 가지고 경사지게 교차하도록 형성될 수 도 있다.
또한 활성영역(12)에서 게이트(30)의 양측 영역에는 콘택플러그(44)가 각각 형성된다. 두 게이트(30) 사이의 영역에는 하나의 콘택플러그(44)만이 형성되는 것이 바람직하다. 이 콘택플러그(44)는 활성영역(12)에 형성된 접합영역(junction region; source/drain)을 특정 도전층과 연결하기 위한 구성으로, 비트라인 콘택플러그, 저장전극 콘택플러그 혹은 랜딩플러그 등 다양한 종류의 콘택플러그를 포함할 수 있다.
이와 같이 활성영역(12)에서 게이트(30) 방향과 교차하는 리세스(20)를 형성하는 경우 3차원 트랜지스터를 형성할 수 있게 되고, 리세스(20)의 깊이(depth) 및 개수에 비례하여 채널의 유효 폭(effective width)이 증가하는 효과를 얻을 수 있으며 이 점에 대해서는 도 4를 참조하여 후술한다.
도 2 및 도 3은 본 발명의 다른 실시예에 따르는 반도체 소자를 도시한 평면도이다.
먼저 도 2에 도시된 실시예는 도 1과 비교할 때 활성영역(12)과 소자분리막(14) 및 게이트(30)의 구조는 동일하며, 한 활성영역(12)과 교차하는 리세스(20)의 개수가 세 개로 형성된다. 활성영역(12)의 면적이나 리세스(20)의 선폭에 따라 리세스(20)는 하나의 활성영역(12)에서 세 개 이상 교차하도록 형성될 수 있다. 이 경우 도 1에 도시된 실시예에 비하여 채널 면적을 더 증가시킬 수 있는 효과가 있다.
다음으로 도 3에 도시된 실시예는, 도 2의 실시예와 같이 세 개의 리세스(20)가 하나의 활성영역(12)과 교차하는 점은 동일하나, 하나의 활성영역(12)에 교차하는 세 개의 리세스(20) 중 두 리세스(20)가 활성영역(12)과 소자분리막(14)의 경계 영역에 형성된다는 차이점이 있다. 즉 두 리세스(20)가 활성영역(12)의 모서리(edge) 부분에 형성되므로, 3차원 트랜지스터의 동작을 활성영역(12)의 모서리 부분에서 제공할 수 있게 되어 도 2에 도시된 실시예에 비해서도 향상된 소자 특성을 얻을 수 있게 된다.
다음으로 도 4는 도 1에서 A-A′ 선 및 B-B′ 선을 따른 단면도이고, 도 5는 도 3에서 C-C′ 선 및 D-D′ 선을 따른 단면도이다. 도 4 및 도 5를 참조하여 본 발명에 따르는 반도체 소자의 3차원 트랜지스터 구조를 더 상세히 설명하면 다음과 같다.
먼저 도 4의 (a) 및 (b)를 참조하면, 반도체 기판에는 활성영역(12)을 정의하는 소자분리막(14)이 형성되고, 활성영역(12)에는 소정 폭(b)과 소정 깊이(c)를 가지는 리세스(20)가 두 개 형성된다. 이 때 리세스(20)의 선폭을 'b'라 정의하고, 깊이를 'c'라 정의한다. 그리고 활성영역(12)에서 리세스(20)가 형성되지 않은 영역의 선폭은 각각 다른 선폭으로 형성될 수 있으나, 편의상 동일한 선폭이라고 가정하고 이 선폭을 'a'라 정의한다.
이러한 3차원 트랜지스터에서, 하나의 활성영역(12)에 형성된 게이트(30)의 채널 선폭은 '3a + 2b + 4c'의 길이가 된다. 일반 플래너 게이트(Planar gate)로 형성되었다고 가정할 경우에는 '3a + 2b'가 게이트의 채널 선폭이 되지만, 본 발명의 3차원 트랜지스터에서는 '4c'의 길이만큼 즉 리세스 깊이(c) 네 배만큼의 채널 면적이 증가하게 된다.
도 5에 도시된 실시예의 경우 채널 면적은 더 증가하게 된다. 도 5는 도 2에서 C-C′ 선 및 D-D′ 선을 따른 단면도로서, 세 개의 리세스(20)가 하나의 활성영역(12)에 형성되고 이 중 두 리세스(20)가 활성영역(12)의 모서리에 형성된 실시예를 도시한다. 그리고 'a' 내지 'c'의 선폭은 도 4에 도시된 실시예와 동일하다.
도 5에 도시된 3차원 트랜지스터에서 하나의 활성영역(12)에 형성된 게이트(30)의 채널 선폭은 '3a + 2b + 6c'의 길이가 된다. 즉 도 4와 대비할 때 리세스(20)의 개수가 하나 증가하면서 '2c' 만큼의 채널 선폭이 더 증가하는 효과가 발생한다.
즉 본 발명에 따르는 3차원 트랜지스터에서 채널 면적의 증가되는 수치는, 리세스(20)가 하나 형성될 때마다 이 리세스(30) 깊이(c)의 두 배(2c)가 된다. 따라서 리세스(20)가 두 개일 경우(도 4) '4c'만큼의 채널 면적이 증가하며, 리세스(20)가 세 개일 경우(도 5) '6c'만큼의 채널 면적이 증가하는 효과가 제공된다. 도 2에 도시된 실시예의 단면도는 도시하지 않았으나, 이 경우에도 한 활성영역(12)에서 리세스(20)의 개수가 세 개이므로 '6c' 만큼의 채널 면적이 증가하게 된다.
도 6 내지 도 10은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 사시도 및 단면도이며, 도 1 및 도 5에 도시된 실시예(하나의 활성영역에 두 개의 리세스가 교차하여 형성되는 실시예)에 따르는 반도체 소자의 형성방법을 도시한다. 도 6 내지 도 10을 참조하여 본 발명에 따르는 반도체 소자의 형성방법을 설명하면 다음과 같다.
먼저 도 6을 참조하면, 반도체 기판에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 이 소자분리막(14)을 형성하는 공정은 상술한 STI 공정이 사용될 수 있다. 이어서 활성영역(12)에 교차하도록 제 1 방향(도 6에서 좌우 방향)을 따라 라인 타입으로 연장되는 리세스(20)를 소정 깊이와 선폭으로 형성한다. 이 때 리세스(20)는 두 개 혹은 그 이상(도 2 및 도 3 참조) 형성될 수 있으며, 리세스(20)는 활성영역(12)과 소자분리막(14)의 경계 영역에 형성될 수도 있다(도 3 및 도 5 참조).
그리고 마찬가지로 활성영역(12)과 교차하도록 형성되는 라인 타입의 게이트(30; 32, 34)를 제 2 방향(도 6에서 상하 방향)을 따라 형성한다. 이 게이트(30) 라인 타입의 리세스(20)와 바람직하게는 수직으로 교차하도록 형성된다. 이 게이트(30)는 제 1 도전층(32) 및 제 2 도전층(34)을 포함할 수 있고, 제 1 도전층(32)은 폴리실리콘층을, 제 2 도전층(34)은 텅스텐이나 티타늄과 같은 금속층을 포함할 수 있다. 도시되지 않았으나, 제 2 도전층(34)의 상부에는 질화막을 포함하는 하드마스크가 형성될 수 있다.
이 게이트(30)를 형성하는 공정은, 리세스(20)가 형성된 기판의 전면에 폴리실리콘층 및 금속층을 소정 두께 증착하고, 그 상부에 형성된 마스크로 금속층 및 폴리실리콘층을 식각하여, 제 1 도전층 패턴(32) 및 제 2 도전층 패턴(34)을 형성하는 것이 바람직하다.
도 7을 참조하면 게이트(30)의 측벽을 따라 스페이서(36)를 형성한다. 이 스페이서(36)는 high-K 물질로서, 질화막(nitride), HfO2, ZrO2, BST(Ba1-xSrxTiO3) 중 하나 이상을 포함할 수 있고, 질화막인 것이 가장 바람직하다. 그리고 스페이서(36)의 선폭(혹은 두께)은 리세스(20) 선폭에 비하여 크거나 작을 수 있다. 이 스페이서(36)를 형성하는 공정은, 게이트(30)가 형성된 기판 전면에 스페이서(36가 될 high-K 물질을 소정 두께 증착하고, 에치백(etch back)하는 공정을 통해 게이트(30)의 측벽에만 스페이서(36)를 잔류시키는 것이 바람직하다. 이 때 이전 공정에서 형성된 리세스(20)의 선폭이 스페이서(36)의 두께보다 작을 경우, 이 리세스(20)의 공간도 모두 스페이서(36) 물질로 매립될 수 있다. 그리고 리세스(20) 선폭이 스페이서(26)의 두께보다 큰 경우에도 리세스(20)의 일부 공간이 스페이서(36) 물질로 매립될 수 있다.
도 8은 도 7에서 E-E′ 선을 따른 단면도이며, 활성영역(12)의 리세스(20) 전체에 스페이서(36) 물질이 매립된 상태를 도시한다.
이후 도 9에 도시된 공정이 진행되기 전에 접합영역(junction region) 형성을 위한 이온주입 공정이 추가로 실시될 수 있으며, 이 점에 대해서는 후술한다.
도 9를 참조하면, 스페이서(36)가 형성된 반도체 기판의 전면에 층간절연막(40; interlayer dielectric)을 증착하여 게이트(30)가 형성된 소자를 평탄화한다. 그리고 콘택플러그(44; 도 1 및 도 10 참조)가 형성될 영역의 층간절연막(40) 및 스페이서(36; 리세스(20)에 매립된 스페이서를 지칭함)를 선택적으로 식각하여 콘택홀(42)을 형성한다.
이후 콘택플러그를 매립하기 전에, 콘택홀(42) 하부의 활성영역(12)에 이온주입 공정을 실시하여 접합영역을 형성하는데, 게이트(30)와 접합영역이 서로 겹쳐지는 영역이 없는 언더랩(underlap) 소자가 형성된다. 이 '언더랩'이란 스페이서(36) 두께만큼의 공간에 해당되는 활성영역(12)의 채널영역이 게이트(30)에 의한 전기장의 영향을 약하게 받아 저항이 증가하는 현상을 말한다.
그러나 트랜지스터가 온(ON)이 되는 경우 high-K 물질로 형성된 스페이서(36)에 의해 스페이서(36) 하부의 활성영역(12)에 반전층(inversion layer)이 형성되면서 채널 영역과 접합영역과 전기적으로 연결되기 때문에, 트랜지스터의 특성이 저하되지 않고 동작하게 된다.
이와 같이 콘택홀(42) 형성 후 1회의 이온주입만을 실시하는 것도 가능하나, 콘택홀(42)을 형성하기 전인 도 8의 상태에서 1회의 이온주입을 추가로 실시하는 2단계 이온주입 공정을 실시하는 것도 가능하다. 이 경우 도 8과 같이 게이트(30)의 측벽과 리세스(20)에 스페이서(36)가 형성된 상태에서, 접합영역 형성을 위한 이온주입 공정을 1회 더 실시하게 된다. 이 때 활성영역(12) 중 리세스(20)가 형성되지 않은 영역에만 이온이 충분히 주입되고, 스페이서(36)가 채워진 리세스(20) 부분에는 이온이 충분히 주입되지 않게 된다.
이후 도 9에서 설명한 '콘택홀 형성 후 이온 주입 공정'을 한 차례 더 실시하게 되면, 리세스(20) 부분은 이온 주입 농도가 낮고 리세스(20)가 없는 활성영역(12)은 이온 주입 농도가 높게 되어 전체 활성영영역(12) 내에서 문턱전압(Vt, threshold voltage)이 일정하지 않게 된다. 그러나 이 경우에도 트랜지스터가 온(ON)이 되는 경우 high-K 물질로 형성된 스페이서(36)에 의해 스페이서(36) 하부의 활성영역(12)에 반전층(inversion layer)이 형성되면서 채널 영역과 접합영역과 전기적으로 연결되기 때문에, 트랜지스터의 특성이 저하되지 않고 동작하게 된다.
도 10에 도시된 바와 같이 콘택홀(42)에 폴리실리콘이나 금속과 같은 도전물질을 매립하여 콘택플러그(44)를 형성한다.
도 11은 본 발명의 다른 실시예를 도시한 단면도로서, (a)는 리세스(20)의 단면 형상이 반원(semicircle) 형상인 실시예를, (b)는 리세스(20)의 단면 형상이 삼각형(triangle) 형상인 실시예를 도시한다. 도 1 내지 도 10에 도시된 실시예는 리세스(20)의 단면 형상이 사각형인 실시예만을 도시하였으나, 도 11에 도시된 바와 같이 리세스(20)의 단면 형상은 여러 가지로 변경될 수 있다.
도 11의 (a) 또는 (b)와 같이 리세스(20)의 단면 형상을 변경할 경우, 리세스(20)의 단면이 사각형인 경우에 비하여 유효채널 면적이 증가하는 효과는 다소 감소될 수 있다. 그러나 실리콘(Si) 재질의 활성영역(12)을 식각하는 공정에서 사각형보다 반원형 또는 삼각형 형상으로 식각하는 것이 더 용이하므로, 제조공정이 단순화되는 장점을 제공할 수 있다.
도 11의 (a) 또는 (b)와 같이 리세스(20)의 단면을 반원형 또는 삼각형으로 형성하는 실시예에서도, 접합영역 형성을 위해 2단계의 이온주입을 실시하는 것이 가능하다. 이 실시예에서도, 활성영역(12) 중 리세스(20)가 형성되지 않은 영역에만 이온이 충분히 주입되고, 스페이서(36)가 채워진 리세스(20) 부분에는 이온이 충분히 주입되지 않게 된다. 그러나 '콘택홀 형성 후 이온 주입 공정'을 한 차례 더 실시하게 되면, 이후 트랜지스터가 온(ON)이 되는 경우 high-K 물질로 형성된 스페이서(36)에 의해 스페이서(36) 하부의 활성영역(12)에 반전층(inversion layer)이 형성되면서 채널 영역과 접합영역과 전기적으로 연결되기 때문에, 트랜지스터의 특성이 저하되지 않고 동작하게 된다.
이상 설명한 바와 같은 본 발명의 반도체 소자 및 그 형성방법은 3차원 트랜지스터를 통하여 유효 채널 면적을 증가시킬 수 있고, 게이트 스페이서가 리세스에 매립되면서 활성영역의 이온주입 농도가 일정하지 않더라도 high-K 스페이서 물질을 통해 게이트 문턱전압을 유지함으로써 트랜지스터 특성을 유지하는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
12 : 활성영역 14 : 소자분리막
20 : 리세스 30 : 게이트
32 : 제 1 도전층 34 : 제 2 도전층
36 : 스페이서 40 : 층간절연막
42 : 콘택홀 44 : 콘택플러그

Claims (17)

  1. 반도체 기판에 형성되어 활성영역을 정의하는 소자분리막;
    상기 활성영역에 교차하도록 제 1 방향을 따라 연장되어 구비되며, 소정 깊이를 가지는 라인 타입의 리세스; 및
    상기 활성영역에 교차하도록 제 2 방향을 따라 연장되어 구비되며, high K 물질을 포함하는 스페이서가 측벽에 구비된 게이트
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 스페이서는 질화막, HfO2, ZrO2, BST(Ba1-xSrxTiO3) 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 리세스는,
    상기 하나의 활성영역에서 두 개 혹은 세 개 교차되도록 구비되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 리세스 중 일부는 상기 활성영역과 상기 소자분리막의 경계 영역에 구비되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 리세스의 단면 형상은 사각형, 반원형, 삼각형 중 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제 1 방향과 상기 제 2 방향은 수직한 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 반도체 기판 상부에 형성되는 층간절연막;
    상기 층간절연막 중 콘택플러그가 형성될 영역에 구비된 콘택홀;
    상기 층간절연막 하부의 상기 리세스에 상기 콘택홀과 인접한 영역에 구비되는 스페이서
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역에 교차하도록 제 1 방향을 따라 연장되며, 소정 깊이를 가지는 리세스를 라인 타입으로 형성하는 단계;
    상기 활성영역에 교차하도록 제 2 방향을 따라 연장되어 구비되는 게이트를 형성하는 단계; 및
    상기 게이트의 측벽에 high K 물질을 포함하는 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 8에 있어서,
    상기 리세스를 형성하는 단계는,
    상기 하나의 활성영역에 상기 리세스가 두 개 혹은 세 개 교차되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 8에 있어서,
    상기 리세스를 형성하는 단계는,
    상기 리세스 중 일부가 상기 활성영역과 상기 소자분리막의 경계 영역에 구비되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 8에 있어서,
    상기 리세스를 형성하는 단계는,
    상기 리세스의 단면 형상을 사각형, 반원형, 삼각형 중 하나를 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 8에 있어서,
    상기 게이트를 형성하는 단계에서,
    상기 제 2 방향은 상기 제 1 방향과 수직하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 8에 있어서,
    상기 스페이서를 형성하는 단계는,
    질화막(nitride), HfO2, ZrO2, BST(Ba1-xSrxTiO3) 중 하나를 포함하는 high-K 물질을 반도체 기판 전면에 증착하는 단계; 및
    상기 high-K 물질을 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 8에 있어서,
    상기 스페이서를 형성하는 단계 이후,
    상기 반도체 기판의 전면에 층간절연막을 증착하는 단계;
    상기 층간절연막 및 상기 스페이서를 선택적으로 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하여 콘택플러그를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 14에 있어서,
    상기 층간절연막을 형성하는 단계 이전,
    상기 활성영역에 이온주입 공정을 실시하여 접합영역을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 14에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 층간절연막 하부의 상기 리세스에 상기 콘택홀과 인접한 영역에 구비되는 스페이서를 잔류시키는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 8에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계; 및
    상기 트렌치에 절연막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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