TW201631707A - 含有並行形成的低及高電壓邏輯裝置的非揮發性記憶體陣列 - Google Patents

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Abstract

一記憶體單元包括：一基材中的源極及汲極區域且於該等源極及汲極區域之間有一通道區域；於該源極區域上方的一抹除閘；於一第一通道區域部分上方的一浮閘；於該浮閘上方的一控制閘；以及於一第二通道區域部分上方的一字線閘。一第一邏輯裝置包括該基材中的第二源極和汲極區域，且有在該等第二源極和汲極區域之間且在一第一邏輯閘下方的一第二通道區域。一第二邏輯裝置包括該基材中的第三源極和汲極區域，且有在該等第三源極和汲極區域之間且在一第二邏輯閘下方的一第三通道區域。該字線閘及該等第一和第二邏輯閘包含該相同傳導性金屬材料。該第二邏輯閘係藉由第一和第二絕緣來與該第三通道區域絕緣。該第一邏輯閘係藉由該第二絕緣而非藉由該第一絕緣來與該第二通道區域絕緣。

Description

含有並行形成的低及高電壓邏輯裝置的非揮發性記憶體陣列
本發明係關於非揮發性記憶體陣列。
分離閘非揮發性記憶體單元陣列係習知。美國專利第6,747,310和7,868,375號揭示具有四個閘(浮閘、控制閘、抹除閘和選擇閘)的非揮發性記憶體單元。該等傳導性閘一般係以傳導性多晶矽形成。於相同的矽晶片上形成邏輯裝置亦係習知。然而，形成記憶體單元的製程步驟可對先前已製造的邏輯裝置造成負面影響，反之亦然。再者，隨著裝置幾何持續縮小，在考慮到用以形成該等傳導性閘的多晶矽材料之傳導率下，達成所欲性能係困難的。最後，在相同晶片上形成有不同操作臨限的邏輯裝置可使現今應用受益(舉例而言，在含有記憶體單元的相同半導體晶片上之低及高電壓邏輯裝置)。
隨著邏輯電晶體設定至具有更小的特徵尺寸之進階節點，對新的閘材料(諸如於下討論之高K介電及金屬閘)有需求。有需要一改良記憶體單元陣列和製作方法，該記憶體單元陣列包括記憶體單元、低電壓邏輯裝置和高電壓記憶體裝置、且具有以充足傳導性材料製成的閘。
以上所提及之問題和需求係以形成一半導體裝置之方法解決，該方法包括形成一記憶體單元、一第一邏輯裝置及一第二邏輯裝置於一基材上。該形成該記憶體包括：形成一第一源極區域及一第一汲極區域於該基材上，其中該基材之一第一通道區域係經設置於該第一源極區域及該第一汲極區域之間；形成一傳導性抹除閘於該源極區域上方且與之絕緣；形成一傳導性浮閘於該第一通道區域之一第一部分上方且與之絕緣；形成一傳導性控制閘於該浮閘上方且與之絕緣；及形成一字線閘於該第一通道區域之一第二部分上方且與之絕緣。該形成該第一邏輯裝置包括：形成一第二源極區域及一第二汲極區域於該基材中，其中該基材之一第二通道區域係經設置於該第二源極區域及該第二汲極區域之間；及形成一傳導性第一邏輯閘於該第二通道區域上方且與之絕緣。該形成該第二邏輯裝置包括：形成一第三源極區域及一第三汲極區域於該基材中，其中該基材之一第三通道區域係經設置於該第三源極區域及該第三汲極區域之間；及形成一傳導性第二邏輯閘於該第三通道區域上方且與之絕緣。該形成該傳導性字線閘、該形成該傳導性第一邏輯閘、及該形成該傳導性第二邏輯閘包含形成一傳導性金屬材料於該基材上方。該第二邏輯閘係藉由形成於該基材上方之一第一絕緣以及藉由形成於該基材上方之一第二絕緣來與該第三通道區域絕緣。該第一邏輯閘係藉由該第二絕緣而非藉由該第一絕緣來與該第二通道區域絕緣。
一半導體記憶體裝置包括一半導體基材、一記憶體單元、一第一邏輯裝置及一第二邏輯裝置。該記憶體包括：該基材中的一第一源極區域及一第一汲極區域，其中該基材之一第一通道區域係經設置於該第一源極區域及該第一汲極區域之間；一傳導性抹除閘，其經 設置於該源極區域上方且與之絕緣；一傳導性浮閘，其經設置於該第一通道區域之一第一部分上方且與之絕緣；一傳導性控制閘，其經設置於該浮閘上方且與之絕緣；及一字線閘，其經設置於該第一通道區域之一第二部分上方且與之絕緣。該第一邏輯裝置包括：該基材中的一第二源極區域及一第二汲極區域，其中該基材之一第二通道區域係經設置於該第二源極區域及該第二汲極區域之間；及一傳導性第一邏輯閘，其經設置於該第二通道區域上方且與之絕緣。該第二邏輯裝置包括：該基材中的一第三源極區域及一第三汲極區域，其中該基材之一第三通道區域係經設置於該第三源極區域及該第三汲極區域之間；及一傳導性第二邏輯閘，其經設置於該第三通道區域上方且與之絕緣。該傳導性字線閘、該傳導性第一邏輯閘、及該傳導性第二邏輯閘均包含一相同傳導性金屬材料。該第二邏輯閘係藉由經設置於該基材上方之一第一絕緣以及藉由經設置於該基材上方之一第二絕緣來與該第三通道區域絕緣。該第一邏輯閘係藉由該第二絕緣而非藉由該第一絕緣來與該第二通道區域絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
2‧‧‧記憶體單元區；(MC)區
4‧‧‧低電壓邏輯裝置區；(LV)區
6‧‧‧高電壓邏輯裝置區；(HV)區
10‧‧‧基材
12‧‧‧二氧化矽(氧化物)層；氧化物；(氧化物)層；絕緣層
14‧‧‧多晶矽區塊；浮閘
16‧‧‧氮化物；層
17a‧‧‧源極區域
17b、32‧‧‧汲極區域
18‧‧‧絕緣材料；ILD層
19‧‧‧溝槽
20、30、52‧‧‧(絕緣)層
22‧‧‧(高K蓋)層；絕緣層
24、46‧‧‧溝槽
26‧‧‧第一(源極)區域；源極區域
28、48‧‧‧氧化物層
34‧‧‧金屬材料區塊；抹除閘
36‧‧‧金屬材料區塊；金屬區塊；汲極區域；字線閘
38、40‧‧‧金屬材料區塊；閘
42‧‧‧氮化物
44‧‧‧(光阻)層
50‧‧‧金屬材料區塊；控制閘
54、56、58‧‧‧接觸件
60、62、64‧‧‧通道區域
圖1A至圖1G係顯示於基材之記憶體單元區中形成記憶體單元之步驟序列的側截面圖。
圖2A至圖2G係顯示於基材之低電壓邏輯裝置區中形成低電壓邏輯裝置之步驟序列的側截面圖。
圖3A至圖3G係顯示於基材之高電壓邏輯裝置區中形成高電壓邏輯裝置之步驟序列的側截面圖。
本發明係同時形成記憶體單元、低電壓邏輯裝置及高電壓邏輯裝置於相同半導體基材上之製程。於下描述之製程涉及形成記憶體單元於基材10之一或多個記憶體單元區(MC區)2中、低電壓邏輯裝置於基材10之一或多個低電壓邏輯裝置區(LV區)4中、以及高電壓邏輯裝置於基材10之一或多個高電壓邏輯裝置區(HV區)6中。製程之描述係有關於同時形成一對記憶體單元於MC區中、一低電壓邏輯裝置於LV區中、以及一高電壓邏輯裝置於HV區中。然而，各區域中的多個此類裝置係同時形成。
針對(多個)MC區2請參考圖1A至圖1G，針對(多個)LV區4請參考圖2A至圖2G，且針對(多個)HV區6請參考圖3A至圖3G，圖中顯示製造半導體記憶體裝置之製程步驟之截面圖。本製程藉由在P型單晶矽的基材10上形成二氧化矽(氧化物)層12而開始(舉例而言，藉由沉積、藉由生長等等)。此後，形成多晶矽(polysilicon,poly)層於二氧化矽層12上，且形成氮化矽(氮化物)層於多晶矽層上方。接著使用微影術圖案化氮化物及多晶矽層，其中沉積光阻(未顯示)於該氮化物上、使用遮罩選擇性曝光、選擇性移除以曝露氮化物之若干部分、隨後蝕刻氮化物及多晶矽以移除氮化物和多晶矽之若干經曝露部分，留下於區2、區4、區6之各者之上的有氮化物層之多晶矽區塊14。接著藉由氮化物沉積及非等向性蝕刻，沿多晶矽區塊14之側部形成氮化物間隔物，於多晶矽區塊14之側部及之頂部上留下氮化物16。接著可執行字線(WL)Vt植入於與多晶矽區塊14相鄰之基材10的若干部分。於此時可執行LV區4及HV區6之植 入，以分別形成源極區域17a及汲極區域17b於基材10中。可以光阻保護MC區免於此植入。所得結構顯示於圖1A、圖2A、及圖3A中。
以絕緣材料(例如層間介電質(ILD))18覆蓋該結構，隨後進行使用氮化物16作為蝕刻停止的化學機械研磨(CMP)蝕刻。使用氮化物蝕刻移除區4及區6中的多晶矽區塊14上方之氮化物16。可藉由光阻(未顯示)保護區2中的氮化物16不受此氮化物蝕刻。接著藉由多晶矽蝕刻從區4及區6移除多晶矽區塊14，曝露溝槽19之底部的氧化物12。接著藉由氧化物蝕刻從區4中的溝槽19之底部移除氧化物12，但維持區6中者。可藉由光阻(未顯示)保護區6中的氧化物12之若干經曝露部分。所得結構顯示於圖1B、圖2B、及圖3B中。
接著從區2移除ILD層18。形成絕緣層20於MC區2中的結構之上方以及於LV區4及HV區6中的溝槽19中。較佳地，絕緣層20包括一第一氧化物層及一第二高K材料層(即，具有大於氧化物之介電常數K，該氧化物諸如HfO2、ZrO2、TiO2等等)。接著形成高K蓋層22(例如TiN)於MC區2中的結構之上方以及於LV區4及HV區6中的溝槽19中。所得結構顯示於圖1C、圖2C、及圖3C中。
接下來執行微影製程，其以光阻覆蓋結構，除了MC區2中的多晶矽區塊14之一中央部分以外。執行一系列蝕刻，以移除層22、層20及層16、多晶矽區塊14、及層12，以形成往下延伸至基材10並曝露基材10之溝槽24(溝槽24有效地劃分多晶矽區塊14為兩個分隔的多晶矽區塊)。使用植入製程以形成第一(源極)區域26於基材10之經曝露部分中。沿溝槽24之側壁(即，沿多晶矽區塊14之 經曝露表面)且沿溝槽24之底部(即，沿基材10之經曝露表面)形成氧化物層28。較佳地，藉由氧化形成氧化物層28。所得結構顯示於圖1D、圖2D、及圖3D中。
執行金屬材料沉積及CMP蝕刻，其以金屬材料區塊34填充溝槽24，且於MC區2中的多晶矽區塊14之其他側部上形成金屬材料區塊36。此製程亦以金屬材料區塊38填充LV區4中的溝槽19，且以金屬材料區塊40填充HV區6中的溝槽19。接著經由微影術和金屬蝕刻圖案化金屬區塊36，以降低其等之側向尺寸。接著於MC區2中執行植入以形成汲極區域32於與金屬區塊36相鄰之基材10中。接著形成絕緣層30於結構上方，隨後進行CMP蝕刻(其亦移除多晶矽區塊14上方之層16、層20及層22)。所得結構顯示於圖1E、圖2E、及圖3E中。
形成氮化物層42於結構上方。於MC區2中形成光阻層44於氮化物42上方，且經由微影術圖案化以形成經設置於多晶矽區塊14上方之溝槽46。執行氧化物沉積以形成氧化物層48於溝槽46之底部。執行金屬沉積和CMP回蝕，以用金屬材料區塊50填充溝槽46。所得結構顯示於圖1F、圖2F、及圖3F中。替代地，可形成氧化物層48(或類似的絕緣層諸如ONO)於氮化物42上，形成金屬材料層於氧化物層48上，且經由微影術及金屬蝕刻圖案化金屬層以形成金屬材料區塊50。
在移除光阻44後，形成絕緣層52，較佳地透過沉積和CMP回蝕。執行微影圖案化和蝕刻以形成接觸溝槽，該等接觸溝槽延伸穿過絕緣層52和任何其他層以曝露基材10。接著透過沉積和CMP回蝕以金屬材料填充該等接觸溝槽，以形成在MC區2中與汲極區域 32電性接觸的接觸件54、在LV區4中與源極區域17a和汲極區域17b電性接觸的接觸件56、及在LV區6中與源極區域17a和汲極區域17b電性接觸的接觸件58。所得結構顯示於圖1G、圖2G、及圖3G中。
以上描述方法使用共用製程同時形成記憶體單元、低電壓邏輯裝置及高電壓邏輯裝置於相同半導體基材上。記憶體單元係成對形成，該等對共用一共同的源極區域26以及抹除閘34。源極區域26和汲極區域32具有一導電性類型，該導電性類型與環繞之基材10之導電性類型不同。各記憶體單元進一步包括：浮閘14，浮閘14係用於控制在源極區域26和汲極區域36間延行的通道區域60之第一部分；經設置於浮閘14上方且與之絕緣的控制閘50；以及經設置於基材上方且與之絕緣的字線閘36，字線閘36用於控制通道區域60之第二部分。低電壓邏輯裝置包括在源極區域17a和汲極區域17b間延行的通道區域62以及閘38，閘38經設置在通道區域62上方且藉由複合絕緣層20及高K蓋層22來與通道區域62絕緣。高電壓邏輯裝置包括在源極區域17a和汲極區域17b間延行的通道區域64以及閘40，閘40經設置在通道區域64上方且藉由複合絕緣層20及高K蓋層22再加上氧化物層12來與通道區域64絕緣。藉由層12所提供的額外絕緣導致HV區6中高電壓邏輯裝置之較高的崩潰電壓(與LV區4中的低電壓邏輯裝置之崩潰電壓相比)。這些相同的三個絕緣層係用以使字線閘36與基材10絕緣。浮閘14係藉由於高電壓邏輯裝置中所額外提供的相同氧化物層12來與基材絕緣。
於以上所述之製程中，相同的金屬形成步驟同時形成記憶體裝置的抹除閘34及字線閘36、低電壓邏輯裝置的閘38、以及高 電壓邏輯裝置的閘40。此外，相同的絕緣層(12、20、22)係用以將(記憶體裝置的)字線閘36與基材10絕緣及將(高電壓邏輯裝置的)閘40與基材10絕緣。藉由使用並行的金屬閘形成製程來同時形成記憶體單元的閘和邏輯裝置的閘，所需要微影術遮罩之數量減少，且金屬閘形成後所需要之熱製程的量降低，從而降低非所欲的EOT增加和Vt漂移。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。舉例而言，抹除閘34可係多晶矽所形成而非金屬材料。再者，如從申請專利範圍及說明中可明白顯示，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元及邏輯裝置即可。最後，單層的材料可被形成為多層的此種或相似材料，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰(adjacent)」一詞包括了「直接相鄰」(無居中的材料、元件或間隔設置於其間)及「間接相鄰」(有居中的材料、元件或間隔設置於其間)的含意，且「電耦合(electrically coupled)」一詞則包括了「直接電耦合」(無 居中的材料或元件於其間將各元件電性相連接)與「間接電耦合」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
2‧‧‧記憶體單元區；(MC)區
10‧‧‧基材
14‧‧‧多晶矽區塊；浮閘
26‧‧‧第一(源極)區域；源極區域
30‧‧‧絕緣層
32‧‧‧汲極區域
34‧‧‧金屬材料區塊；抹除閘
36‧‧‧金屬材料區塊；金屬區塊；汲極區域；字線閘
42‧‧‧氮化物
48‧‧‧氧化物層
50‧‧‧金屬材料區塊；控制閘
52‧‧‧絕緣層
54‧‧‧接觸件
60‧‧‧通道區域

Claims (17)

  1. 一種形成一半導體裝置之方法，其包含：藉由以下而形成一記憶體單元於一基材上：形成一第一源極區域及一第一汲極區域於該基材中，其中該基材之一第一通道區域係經設置於該第一源極區域及該第一汲極區域之間，形成一傳導性抹除閘於該第一源極區域上方且與之絕緣，形成一傳導性浮閘於該第一通道區域的一第一部分上方且與之絕緣，形成一傳導性控制閘於該浮閘上方且與之絕緣，及形成一字線閘於該第一通道區域的一第二部分上方且與之絕緣；藉由以下而形成一第一邏輯裝置於該基材上：形成一第二源極區域及一第二汲極區域於該基材中，其中該基材之一第二通道區域係經設置於該第二源極區域及該第二汲極區域之間，及形成一傳導性第一邏輯閘於該第二通道區域上方並與之絕緣；藉由以下形成一第二邏輯裝置於該基材上：形成一第三源極區域及一第三汲極區域於該基材中，其中該基材之一第三通道區域係經設置於該第三源極區域及該第三汲極區域之間，及 形成一傳導性第二邏輯閘於該第三通道區域上方並與之絕緣；其中該形成該傳導性字線閘、該形成該傳導性第一邏輯閘、及該形成該傳導性第二邏輯閘包含形成一傳導性金屬材料於該基材上方；其中該第二邏輯閘係藉由形成於該基材上方之一第一絕緣以及藉由形成於該基材上方之一第二絕緣來與該第三通道區域絕緣；且其中該第一邏輯閘係藉由該第二絕緣而非藉由該第一絕緣來與該第二通道區域絕緣。
  2. 如請求項1之方法，其中該形成該傳導性抹除閘包含該形成該傳導性金屬材料於該基材上方。
  3. 如請求項1之方法，其中該形成該傳導性金屬材料包含沉積該金屬材料於該基材上方且使用一化學機械研磨製程來移除該經沉積金屬材料之若干部分。
  4. 如請求項1之方法，其中該抹除閘係藉由該第一絕緣及藉由一第三絕緣來與該第二區域絕緣。
  5. 如請求項1之方法，其中該浮閘係藉由該第一絕緣而非藉由該第二絕緣來與該第一通道區域之該第一部分絕緣。
  6. 如請求項5之方法，其中該字線閘係藉由該第一絕緣及藉由該第二絕緣來與該第一通道區域之該第二部分絕緣。
  7. 如請求項1之方法，其中該第一絕緣係一第一二氧化矽層。
  8. 如請求項6之方法，其中該第二絕緣係一第二二氧化矽層及一高K材料層。
  9. 如請求項4之方法，其中該第一絕緣係一第一二氧化矽層，該第二絕緣係一第二二氧化矽層及一高K材料層，且該第三絕緣係一第三二氧化矽層。
  10. 一種半導體記憶體裝置，其包含：一半導體基材；一記憶體單元，其包含：該基材中的一第一源極區域及一第一汲極區域，其中該基材之一第一通道區域係經設置於該第一源極區域及該第一汲極區域之間，一傳導性抹除閘，其經設置於該第一源極區域上方且與之絕緣，一傳導性浮閘，其經設置於該第一通道區域之一第一部分上方且與之絕緣，一傳導性控制閘，其經設置於該浮閘上方且與之絕緣，及一字線閘，其經設置於該第一通道區域之一第二部分上方且與之絕緣；一第一邏輯裝置，其包含：該基材中的一第二源極區域及一第二汲極區域，其中該基材之一第二通道區域係經設置於該第二源極區域及該第二汲極區域之間，一傳導性第一邏輯閘，其經設置於該第二通道區域上方並與之絕緣；一第二邏輯裝置，其包含： 該基材中的一第三源極區域及一第三汲極區域，其中該基材之一第三通道區域係經設置於該第三源極區域及該第三汲極區域之間，一傳導性第二邏輯閘，其經設置於該第三通道區域上方並與之絕緣；其中該傳導性字線閘、該傳導性第一邏輯閘、及該傳導性第二邏輯閘均包含一相同傳導性金屬材料；其中該第二邏輯閘係藉由設置於該基材上方之一第一絕緣以及藉由設置於該基材上方之一第二絕緣來與該第三通道區域絕緣；且其中該第一邏輯閘係藉由該第二絕緣而非藉由該第一絕緣來與該第二通道區域絕緣。
  11. 如請求項10之裝置，其中該傳導性抹除閘包含該相同傳導性金屬材料。
  12. 如請求項10之裝置，其中該抹除閘係藉由該第一絕緣及藉由一第三絕緣來與該第二區域絕緣。
  13. 如請求項10之裝置，其中該浮閘係藉由該第一絕緣而非藉由該第二絕緣來與該第一通道區域之該第一部分絕緣。
  14. 如請求項13之裝置，其中該字線閘係藉由該第一絕緣及藉由該第二絕緣來與該第一通道區域之該第二部分絕緣。
  15. 如請求項10之裝置，其中該第一絕緣係一第一二氧化矽層。
  16. 如請求項15之裝置，其中該第二絕緣係一第二二氧化矽層及一高K材料層。
  17. 如請求項12之裝置，其中該第一絕緣係一第一二氧化矽層，該第二絕緣係一第二二氧化矽層及一高K材料層，且該第三絕緣係一第三二氧化矽層。
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