JPH11330427A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH11330427A JPH11330427A JP10129865A JP12986598A JPH11330427A JP H11330427 A JPH11330427 A JP H11330427A JP 10129865 A JP10129865 A JP 10129865A JP 12986598 A JP12986598 A JP 12986598A JP H11330427 A JPH11330427 A JP H11330427A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 工程数を削減して製造工程を簡略化した新規
な半導体記憶装置の製造方法を提供する。 【解決手段】 素子分離膜４で画定された活性領域内に
形成され、ビット線及びソース線が埋込拡散層２、３で
形成された半導体記憶装置において、前記活性領域内及
び素子分離膜４上に浮遊ゲート８を形成する第１の工程
と、高耐熱性を有する金属又は金属化合物９を全面に堆
積させる第２の工程と、前記高耐熱性を有する金属又は
金属化合物９に対するエッチング選択比が高い酸化膜又
はタングステンを堆積させエッチバックして第１の層間
絶縁膜１０にする第３の工程と、高耐熱性を有する金属
又は金属化合物９をエッチバックして前記浮遊ゲート８
の上面８ａを露出せしめる第４の工程とを含むことを特
徴とする。
な半導体記憶装置の製造方法を提供する。 【解決手段】 素子分離膜４で画定された活性領域内に
形成され、ビット線及びソース線が埋込拡散層２、３で
形成された半導体記憶装置において、前記活性領域内及
び素子分離膜４上に浮遊ゲート８を形成する第１の工程
と、高耐熱性を有する金属又は金属化合物９を全面に堆
積させる第２の工程と、前記高耐熱性を有する金属又は
金属化合物９に対するエッチング選択比が高い酸化膜又
はタングステンを堆積させエッチバックして第１の層間
絶縁膜１０にする第３の工程と、高耐熱性を有する金属
又は金属化合物９をエッチバックして前記浮遊ゲート８
の上面８ａを露出せしめる第４の工程とを含むことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その製造方法に係わり、特に、ソース・ドレイン拡散層
の抵抗を低抵抗にすると共に、工程数を削減して製造工
程を簡略化した半導体記憶装置の製造方法、及び、これ
によりセルサイズを小さくすることを可能にした半導体
記憶装置に関する。
その製造方法に係わり、特に、ソース・ドレイン拡散層
の抵抗を低抵抗にすると共に、工程数を削減して製造工
程を簡略化した半導体記憶装置の製造方法、及び、これ
によりセルサイズを小さくすることを可能にした半導体
記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリのビット線やソース線
の拡散層抵抗を低減する方法には、拡散層上に金属層を
形成する方法がある。特に、埋込拡散層配線を有するフ
ラッシュメモリに関しては、埋込拡散層配線上に金属層
を形成する方法として、基板全面に金属層あるいは金属
化合物層を形成した後、フォトレジスト工程とエッチン
グにより不要な金属層を除去する第１の方法、サリサイ
ドプロセスにより、例えばチタンシリサイド層を形成す
る第２の方法、選択ＣＶＤにより、例えばタングステン
を成長する第３の方法が考えられる。しかし、チタンサ
リサイドを用いた場合、その後の側面酸化でチタンが凝
集するので使えない。また、選択タングステンは、バリ
アメタルが必要なので、その加工に第１の方法が必要と
なる。従って、従来の技術では、第１の方法を採用せざ
るをえなかった。
の拡散層抵抗を低減する方法には、拡散層上に金属層を
形成する方法がある。特に、埋込拡散層配線を有するフ
ラッシュメモリに関しては、埋込拡散層配線上に金属層
を形成する方法として、基板全面に金属層あるいは金属
化合物層を形成した後、フォトレジスト工程とエッチン
グにより不要な金属層を除去する第１の方法、サリサイ
ドプロセスにより、例えばチタンシリサイド層を形成す
る第２の方法、選択ＣＶＤにより、例えばタングステン
を成長する第３の方法が考えられる。しかし、チタンサ
リサイドを用いた場合、その後の側面酸化でチタンが凝
集するので使えない。また、選択タングステンは、バリ
アメタルが必要なので、その加工に第１の方法が必要と
なる。従って、従来の技術では、第１の方法を採用せざ
るをえなかった。
【０００３】図５に従来の技術で形成したフラッシュメ
モリの構成を示す。図５（ａ）の平面図に示すように、
ワード線となる制御ゲート３９が横方向に並んでいる。
制御ゲート３９や層間酸化膜３７の下にソース３０およ
びドレイン３１が埋込拡散層として縦方向に走り、ドレ
イン３１はビット線として振る舞う。図５（ａ）中のＡ
−Ａ’断面を図５（ｂ）に示す。図５（ｂ）に示すよう
に、ソース３０とドレイン３１との間のチャネル領域上
には、下から順にトンネル酸化膜３４、浮遊ゲート３
５、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）３８、制御ゲ
ート３９が形成されている。ソース３０とドレイン３１
の表面には埋込拡散層配線の抵抗を下げる目的で、金属
層あるいは金属化合物層として窒化チタン層３６が形成
されている。浮遊ゲート３５の側壁には酸化膜サイドウ
ォール３３が形成され、浮遊ゲート３５と窒化チタン層
３６を分離している。窒化チタン層３６の上には層間酸
化膜３７があり、制御ゲート３９と窒化チタン層３６を
分離している。
モリの構成を示す。図５（ａ）の平面図に示すように、
ワード線となる制御ゲート３９が横方向に並んでいる。
制御ゲート３９や層間酸化膜３７の下にソース３０およ
びドレイン３１が埋込拡散層として縦方向に走り、ドレ
イン３１はビット線として振る舞う。図５（ａ）中のＡ
−Ａ’断面を図５（ｂ）に示す。図５（ｂ）に示すよう
に、ソース３０とドレイン３１との間のチャネル領域上
には、下から順にトンネル酸化膜３４、浮遊ゲート３
５、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）３８、制御ゲ
ート３９が形成されている。ソース３０とドレイン３１
の表面には埋込拡散層配線の抵抗を下げる目的で、金属
層あるいは金属化合物層として窒化チタン層３６が形成
されている。浮遊ゲート３５の側壁には酸化膜サイドウ
ォール３３が形成され、浮遊ゲート３５と窒化チタン層
３６を分離している。窒化チタン層３６の上には層間酸
化膜３７があり、制御ゲート３９と窒化チタン層３６を
分離している。
【０００４】図６を用いて従来のフラッシュメモリの製
造方法を説明する。まず、図６（ａ）に示すように、例
えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌ
ａｔｉｏｎ）のような素子分離３２およびトンネル酸化
膜３４が形成された半導体基板２９の上に、浮遊ゲート
３５となるポリシリコン層をビット線方向に配線される
ように形成する。更に、浮遊ゲート３５の側壁に酸化膜
サイドウォール３３を形成した後、イオン注入によりソ
ース３０・ドレイン３１の埋込拡散層を形成する。
造方法を説明する。まず、図６（ａ）に示すように、例
えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌ
ａｔｉｏｎ）のような素子分離３２およびトンネル酸化
膜３４が形成された半導体基板２９の上に、浮遊ゲート
３５となるポリシリコン層をビット線方向に配線される
ように形成する。更に、浮遊ゲート３５の側壁に酸化膜
サイドウォール３３を形成した後、イオン注入によりソ
ース３０・ドレイン３１の埋込拡散層を形成する。
【０００５】次に、図６（ｂ）に示すように、高耐熱性
の金属あるいは金属化合物、例えば窒化チタンを基板全
面にスパッタする。次に、図６（ｃ）に示すように、フ
ォトレジスト工程とエッチング工程を用いて浮遊ゲート
３５および素子分離３２上の窒化チタン層４０を除去す
る。この時、窒化チタン層４０の端部が拡散層上にある
と基板がエッチングされるため、端部は酸化膜サイドウ
ォール３３にかかるようにする必要がある。
の金属あるいは金属化合物、例えば窒化チタンを基板全
面にスパッタする。次に、図６（ｃ）に示すように、フ
ォトレジスト工程とエッチング工程を用いて浮遊ゲート
３５および素子分離３２上の窒化チタン層４０を除去す
る。この時、窒化チタン層４０の端部が拡散層上にある
と基板がエッチングされるため、端部は酸化膜サイドウ
ォール３３にかかるようにする必要がある。
【０００６】次に、図６（ｄ）に示すように、例えばＣ
ＶＤにより酸化膜を成長させ、さらにエッチバックして
窒化チタン層４０上を層間酸化膜３７で埋める。その
後、フォトレジスト工程とエッチング工程により浮遊ゲ
ート３５表面の酸化膜を選択的に除去する。次に、基板
全面にＯＮＯ膜３８、制御ゲート３９となるタングステ
ンポリサイド層を成長させ、制御ゲート３９および浮遊
ゲート３５をパターニングし、図５に示すような形状を
得る。
ＶＤにより酸化膜を成長させ、さらにエッチバックして
窒化チタン層４０上を層間酸化膜３７で埋める。その
後、フォトレジスト工程とエッチング工程により浮遊ゲ
ート３５表面の酸化膜を選択的に除去する。次に、基板
全面にＯＮＯ膜３８、制御ゲート３９となるタングステ
ンポリサイド層を成長させ、制御ゲート３９および浮遊
ゲート３５をパターニングし、図５に示すような形状を
得る。
【０００７】以上で説明した従来技術には次のような問
題がある。第１の問題点は、金属層を形成する時にフォ
トレジスト工程を用いるので、その分だけ工程数が増加
する。その理由は、埋込拡散層上のみに金属層を選択的
に形成するからである。第２の問題点は、浮遊ゲート上
の層間酸化膜を除去する時にフォトレジスト工程を用い
るので、その分だけ工程数が増加する。その理由は、金
属層の端部を酸化膜サイドウォール上にかかるようにす
ると、金属層の一部が浮遊ゲートの表面より高くなるた
め、浮遊ゲート上に酸化膜を形成し、浮遊ゲートの表面
のみ選択的に酸化膜を除去するからである。
題がある。第１の問題点は、金属層を形成する時にフォ
トレジスト工程を用いるので、その分だけ工程数が増加
する。その理由は、埋込拡散層上のみに金属層を選択的
に形成するからである。第２の問題点は、浮遊ゲート上
の層間酸化膜を除去する時にフォトレジスト工程を用い
るので、その分だけ工程数が増加する。その理由は、金
属層の端部を酸化膜サイドウォール上にかかるようにす
ると、金属層の一部が浮遊ゲートの表面より高くなるた
め、浮遊ゲート上に酸化膜を形成し、浮遊ゲートの表面
のみ選択的に酸化膜を除去するからである。
【０００８】第３の問題点は、目ずれマージン分だけサ
イドウォール幅および浮遊ゲート長が大きくなり、セル
サイズが増大する。その理由は、上述したように、金属
層の形成および浮遊ゲート上の層間酸化膜の除去にフォ
トレジスト工程を用いるので、目ずれマージンを確保し
なければならないからである。
イドウォール幅および浮遊ゲート長が大きくなり、セル
サイズが増大する。その理由は、上述したように、金属
層の形成および浮遊ゲート上の層間酸化膜の除去にフォ
トレジスト工程を用いるので、目ずれマージンを確保し
なければならないからである。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、フォトレジスト工
程をなくすことで製造工程を簡略化した新規な半導体記
憶装置の製造方法を提供するものである。又、本発明の
他の目的は、フォトレジスト工程をなくすことで目ずれ
マージンをなくし、これにより、セルサイズを小さくす
ることを可能にした新規な半導体記憶装置を提供するも
のである。
した従来技術の欠点を改良し、特に、フォトレジスト工
程をなくすことで製造工程を簡略化した新規な半導体記
憶装置の製造方法を提供するものである。又、本発明の
他の目的は、フォトレジスト工程をなくすことで目ずれ
マージンをなくし、これにより、セルサイズを小さくす
ることを可能にした新規な半導体記憶装置を提供するも
のである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、素子分離膜で画定された活
性領域内に形成され、浮遊ゲートと制御ゲートを備え、
ビット線及びソース線が埋込拡散層で形成された半導体
記憶装置において、前記埋込拡散層及び浮遊ゲートの側
壁上に堆積させた高耐熱性を有する金属又は金属の化合
物と、前記高耐熱性を有する金属又は金属の化合物上に
対してエッチング選択比が高く、且つ、前記金属又は金
属の化合物上に堆積させた第１の層間絶縁膜と、前記第
１の層間絶縁膜上に形成した第２の層間絶縁膜と、前記
浮遊ゲート上及び前記第２の層間絶縁膜上に形成された
第３の絶縁膜と、前記第３の絶縁膜上に形成された制御
ゲートと、で構成したことを特徴とするものであり、
又、第２態様は、前記埋込拡散層及び浮遊ゲートの側壁
上に堆積させた金属又は金属の化合物の高さは、前記浮
遊ゲートの高さより低いことを特徴とするものであり、
又、第３態様は、前記第３の絶縁膜は、前記浮遊ゲート
の上面を最短距離で結ぶように形成されていることを特
徴とするものであり、又、第４態様は、前記第１の層間
絶縁膜の代わりに第２の金属層が形成されていることを
特徴とするものであり、又、第５態様は、前記素子分離
膜上にはダミーの浮遊ゲートが形成されていることを特
徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、素子分離膜で画定された活
性領域内に形成され、浮遊ゲートと制御ゲートを備え、
ビット線及びソース線が埋込拡散層で形成された半導体
記憶装置において、前記埋込拡散層及び浮遊ゲートの側
壁上に堆積させた高耐熱性を有する金属又は金属の化合
物と、前記高耐熱性を有する金属又は金属の化合物上に
対してエッチング選択比が高く、且つ、前記金属又は金
属の化合物上に堆積させた第１の層間絶縁膜と、前記第
１の層間絶縁膜上に形成した第２の層間絶縁膜と、前記
浮遊ゲート上及び前記第２の層間絶縁膜上に形成された
第３の絶縁膜と、前記第３の絶縁膜上に形成された制御
ゲートと、で構成したことを特徴とするものであり、
又、第２態様は、前記埋込拡散層及び浮遊ゲートの側壁
上に堆積させた金属又は金属の化合物の高さは、前記浮
遊ゲートの高さより低いことを特徴とするものであり、
又、第３態様は、前記第３の絶縁膜は、前記浮遊ゲート
の上面を最短距離で結ぶように形成されていることを特
徴とするものであり、又、第４態様は、前記第１の層間
絶縁膜の代わりに第２の金属層が形成されていることを
特徴とするものであり、又、第５態様は、前記素子分離
膜上にはダミーの浮遊ゲートが形成されていることを特
徴とするものである。
【００１１】又、本発明に係る半導体記憶装置の製造方
法の第１態様は、素子分離膜で画定された活性領域内に
形成され、ビット線及びソース線が埋込拡散層で形成さ
れた半導体記憶装置において、前記活性領域内及び素子
分離膜上に浮遊ゲートを形成する第１の工程と、高耐熱
性を有する金属又は金属化合物を全面に堆積させる第２
の工程と、前記高耐熱性を有する金属又は金属化合物に
対するエッチング選択比が高い酸化膜又はタングステン
を堆積させエッチバックして第１の層間絶縁膜にする第
３の工程と、高耐熱性を有する金属又は金属化合物をエ
ッチバックして前記浮遊ゲートの上面を露出せしめる第
４の工程と、を含むことを特徴とするものであり、又、
第２態様は、前記第１の層間絶縁膜上に第２の層間絶縁
膜を形成することを特徴とするものであり、又、第３態
様は、前記第２の工程で堆積させた金属又は金属化合物
は、その高さが前記浮遊ゲートの高さよりも低くなるま
で第４の工程でエッチバックされることを特徴とするも
のである。
法の第１態様は、素子分離膜で画定された活性領域内に
形成され、ビット線及びソース線が埋込拡散層で形成さ
れた半導体記憶装置において、前記活性領域内及び素子
分離膜上に浮遊ゲートを形成する第１の工程と、高耐熱
性を有する金属又は金属化合物を全面に堆積させる第２
の工程と、前記高耐熱性を有する金属又は金属化合物に
対するエッチング選択比が高い酸化膜又はタングステン
を堆積させエッチバックして第１の層間絶縁膜にする第
３の工程と、高耐熱性を有する金属又は金属化合物をエ
ッチバックして前記浮遊ゲートの上面を露出せしめる第
４の工程と、を含むことを特徴とするものであり、又、
第２態様は、前記第１の層間絶縁膜上に第２の層間絶縁
膜を形成することを特徴とするものであり、又、第３態
様は、前記第２の工程で堆積させた金属又は金属化合物
は、その高さが前記浮遊ゲートの高さよりも低くなるま
で第４の工程でエッチバックされることを特徴とするも
のである。
【００１２】
【発明の実施の形態】フラッシュメモリの埋込拡散層配
線の抵抗を低減するために、その表面に耐熱性の高い窒
化チタン層配線を、フォトレジスト工程を用いずに少な
い工程数で形成する。浮遊ゲートとダミーゲートをマス
クとしてイオン注入しソース・ドレインの拡散層を形成
した後、基板全面に窒化チタンを堆積する。酸化膜成長
とエッチバックにより浮遊ゲートとダミーゲートの間の
窒化チタン層上に酸化膜を残し、これをマスクとしてフ
ォトレジスト工程を用いずに浮遊ゲート上とダミーゲー
ト上の窒化チタン層を除去する。
線の抵抗を低減するために、その表面に耐熱性の高い窒
化チタン層配線を、フォトレジスト工程を用いずに少な
い工程数で形成する。浮遊ゲートとダミーゲートをマス
クとしてイオン注入しソース・ドレインの拡散層を形成
した後、基板全面に窒化チタンを堆積する。酸化膜成長
とエッチバックにより浮遊ゲートとダミーゲートの間の
窒化チタン層上に酸化膜を残し、これをマスクとしてフ
ォトレジスト工程を用いずに浮遊ゲート上とダミーゲー
ト上の窒化チタン層を除去する。
【００１３】
【実施例】以下に、本発明に係わる半導体記憶装置とそ
の製造方法の具体例を図面を参照しながら詳細に説明す
る。図１、２は、本発明に係わる半導体記憶装置の具体
例の構造を示す図であって、これらの図には、素子分離
膜４で画定された活性領域内に形成され、浮遊ゲート８
と制御ゲート１３を備え、ビット線及びソース線が埋込
拡散層２、３で形成された半導体記憶装置において、前
記埋込拡散層２、３及び浮遊ゲート８の側壁６上に堆積
させた高耐熱性を有する金属又は金属の化合物９と、前
記高耐熱性を有する金属又は金属の化合物９上に対して
エッチング選択比が高く、且つ、前記金属又は金属の化
合物９上に堆積させた第１の層間絶縁膜１０と、前記第
１の層間絶縁膜１０上に形成した第２の層間絶縁膜１１
と、前記浮遊ゲート８上及び前記第２の層間絶縁膜１１
上に形成された第３の絶縁膜１２と、前記第３の絶縁膜
１２上に形成された制御ゲート１３と、で構成した半導
体記憶装置が示されている。
の製造方法の具体例を図面を参照しながら詳細に説明す
る。図１、２は、本発明に係わる半導体記憶装置の具体
例の構造を示す図であって、これらの図には、素子分離
膜４で画定された活性領域内に形成され、浮遊ゲート８
と制御ゲート１３を備え、ビット線及びソース線が埋込
拡散層２、３で形成された半導体記憶装置において、前
記埋込拡散層２、３及び浮遊ゲート８の側壁６上に堆積
させた高耐熱性を有する金属又は金属の化合物９と、前
記高耐熱性を有する金属又は金属の化合物９上に対して
エッチング選択比が高く、且つ、前記金属又は金属の化
合物９上に堆積させた第１の層間絶縁膜１０と、前記第
１の層間絶縁膜１０上に形成した第２の層間絶縁膜１１
と、前記浮遊ゲート８上及び前記第２の層間絶縁膜１１
上に形成された第３の絶縁膜１２と、前記第３の絶縁膜
１２上に形成された制御ゲート１３と、で構成した半導
体記憶装置が示されている。
【００１４】又、前記埋込拡散層及び浮遊ゲートの側壁
上に堆積させた金属又は金属の化合物９の高さは、前記
浮遊ゲート８の高さより低いことが示されている。又、
前記第３の絶縁膜１２は、前記浮遊ゲート８の上面８ａ
を最短距離で結ぶように形成されていることが示されて
いる。更に、図２には、素子分離膜４で画定された活性
領域内に形成され、ビット線及びソース線が埋込拡散層
２、３で形成された半導体記憶装置において、前記活性
領域内及び素子分離膜４上に浮遊ゲート８を形成する第
１の工程と、高耐熱性を有する金属又は金属化合物９を
全面に堆積させる第２の工程と、前記高耐熱性を有する
金属又は金属化合物９に対するエッチング選択比が高い
酸化膜又はタングステンを堆積させエッチバックして第
１の層間絶縁膜１０にする第３の工程と、高熱耐性を有
する金属又は金属化合物９をエッチバックして前記浮遊
ゲート８の上面８ａを露出せしめる第４の工程と、を含
むことを特徴とする半導体記憶装置の製造方法が示され
ている。
上に堆積させた金属又は金属の化合物９の高さは、前記
浮遊ゲート８の高さより低いことが示されている。又、
前記第３の絶縁膜１２は、前記浮遊ゲート８の上面８ａ
を最短距離で結ぶように形成されていることが示されて
いる。更に、図２には、素子分離膜４で画定された活性
領域内に形成され、ビット線及びソース線が埋込拡散層
２、３で形成された半導体記憶装置において、前記活性
領域内及び素子分離膜４上に浮遊ゲート８を形成する第
１の工程と、高耐熱性を有する金属又は金属化合物９を
全面に堆積させる第２の工程と、前記高耐熱性を有する
金属又は金属化合物９に対するエッチング選択比が高い
酸化膜又はタングステンを堆積させエッチバックして第
１の層間絶縁膜１０にする第３の工程と、高熱耐性を有
する金属又は金属化合物９をエッチバックして前記浮遊
ゲート８の上面８ａを露出せしめる第４の工程と、を含
むことを特徴とする半導体記憶装置の製造方法が示され
ている。
【００１５】次に、本発明について更に具体的に説明す
る。 （第１の具体例）図１に本発明の第１の具体例であるフ
ラッシュメモリの構成を示す。図１（ａ）の平面図に示
すように、ワード線となる制御ゲート１３が横方向に並
んでいる。制御ゲート１３や第２層間酸化膜１１の下に
ソース２およびドレイン３が埋込拡散層として縦方向に
走り、ドレイン３はビット線として振る舞う。
る。 （第１の具体例）図１に本発明の第１の具体例であるフ
ラッシュメモリの構成を示す。図１（ａ）の平面図に示
すように、ワード線となる制御ゲート１３が横方向に並
んでいる。制御ゲート１３や第２層間酸化膜１１の下に
ソース２およびドレイン３が埋込拡散層として縦方向に
走り、ドレイン３はビット線として振る舞う。
【００１６】図１（ａ）中のＡ−Ａ’断面を図１（ｂ）
に示す。図１（ｂ）に示すように、ソース２とドレイン
３との間のチャネル領域上には、下から順にトンネル酸
化膜７、浮遊ゲート８、ＯＮＯ膜１２、制御ゲート１３
が形成されている。ソース２とドレイン３の表面には埋
込拡散層配線の抵抗を下げる目的で、金属層あるいは金
属化合物層として窒化チタン層９が形成されている。浮
遊ゲート８の側壁には酸化膜サイドウォール（側壁）６
が形成され、浮遊ゲート８と窒化チタン層９を分離して
いる。窒化チタン層９の上には第１層間酸化膜１０およ
び第２層間酸化膜１１があり、制御ゲート１３と窒化チ
タン層９を分離している。素子分離領域４の上には浮遊
ゲート８と同じ構造であるダミーゲート５が形成されて
いる。
に示す。図１（ｂ）に示すように、ソース２とドレイン
３との間のチャネル領域上には、下から順にトンネル酸
化膜７、浮遊ゲート８、ＯＮＯ膜１２、制御ゲート１３
が形成されている。ソース２とドレイン３の表面には埋
込拡散層配線の抵抗を下げる目的で、金属層あるいは金
属化合物層として窒化チタン層９が形成されている。浮
遊ゲート８の側壁には酸化膜サイドウォール（側壁）６
が形成され、浮遊ゲート８と窒化チタン層９を分離して
いる。窒化チタン層９の上には第１層間酸化膜１０およ
び第２層間酸化膜１１があり、制御ゲート１３と窒化チ
タン層９を分離している。素子分離領域４の上には浮遊
ゲート８と同じ構造であるダミーゲート５が形成されて
いる。
【００１７】次に、本発明の第１の具体例であるフラッ
シュメモリの製造方法を図２を用いて説明する。まず、
図２（ａ）に示すように、例えばＳＴＩのような素子分
離領域４およびトンネル酸化膜７が形成された半導体基
板１の上に、浮遊ゲート８およびダミーゲート５となる
ポリシリコン層をビット線方向に形成する。
シュメモリの製造方法を図２を用いて説明する。まず、
図２（ａ）に示すように、例えばＳＴＩのような素子分
離領域４およびトンネル酸化膜７が形成された半導体基
板１の上に、浮遊ゲート８およびダミーゲート５となる
ポリシリコン層をビット線方向に形成する。
【００１８】更に、全面にシリコン酸化膜を成膜した
後、異方性エッチングによるエッチバックが行われ、こ
れにより、浮遊ゲート８およびダミーゲート５の側壁に
酸化膜サイドウォール６を形成した後、浮遊ゲート８を
マスクにしてイオン注入によりソース２・ドレイン３の
埋込拡散層を形成する。次に、図２（ｂ）に示すよう
に、耐熱性の高い金属化合物、例えば窒化チタン層９を
基板全面にスパッタする。さらに、基板全面に例えばＣ
ＶＤにより第１層間酸化膜１０を成長させた後にエッチ
バックして、浮遊ゲート８上の窒化チタン層９を露出さ
せる。
後、異方性エッチングによるエッチバックが行われ、こ
れにより、浮遊ゲート８およびダミーゲート５の側壁に
酸化膜サイドウォール６を形成した後、浮遊ゲート８を
マスクにしてイオン注入によりソース２・ドレイン３の
埋込拡散層を形成する。次に、図２（ｂ）に示すよう
に、耐熱性の高い金属化合物、例えば窒化チタン層９を
基板全面にスパッタする。さらに、基板全面に例えばＣ
ＶＤにより第１層間酸化膜１０を成長させた後にエッチ
バックして、浮遊ゲート８上の窒化チタン層９を露出さ
せる。
【００１９】次に、図２（ｃ）に示すように、露出した
窒化チタン層９をエッチバックして、ソース２・ドレイ
ン３の埋込拡散層上及びサイドウォール６下部にのみ窒
化チタン層９を残し、埋込拡散層および窒化チタン層９
から成るビット線を形成する。次に、図２（ｄ）に示す
ように、基板全面に例えばＣＶＤにより酸化膜を成長さ
せ、さらにエッチバックして、窒化チタン層９および第
１層間酸化膜１０の上に第２層間酸化膜１１を埋め込
み、浮遊ゲート８の表面を露出させる。
窒化チタン層９をエッチバックして、ソース２・ドレイ
ン３の埋込拡散層上及びサイドウォール６下部にのみ窒
化チタン層９を残し、埋込拡散層および窒化チタン層９
から成るビット線を形成する。次に、図２（ｄ）に示す
ように、基板全面に例えばＣＶＤにより酸化膜を成長さ
せ、さらにエッチバックして、窒化チタン層９および第
１層間酸化膜１０の上に第２層間酸化膜１１を埋め込
み、浮遊ゲート８の表面を露出させる。
【００２０】次に、基板全面にＯＮＯ膜１２、制御ゲー
ト１３となるタングステンポリサイド層を成長させ、制
御ゲート１３および浮遊ゲート８をパターニングし、図
１に示すような形状を得る。第１の具体例はこのように
構成したので、フォトレジスト（ＰＲ）工程を用いず
に、埋込拡散層配線の抵抗を低減するために用いられる
金属層あるいは金属化合物層を形成し、その分だけ工程
数を削減することができる。その理由は、浮遊ゲートお
よびダミーゲートの構造を設けて、エッチバックだけを
用いて、埋込拡散層上の金属層を自己整合的に形成する
からである。
ト１３となるタングステンポリサイド層を成長させ、制
御ゲート１３および浮遊ゲート８をパターニングし、図
１に示すような形状を得る。第１の具体例はこのように
構成したので、フォトレジスト（ＰＲ）工程を用いず
に、埋込拡散層配線の抵抗を低減するために用いられる
金属層あるいは金属化合物層を形成し、その分だけ工程
数を削減することができる。その理由は、浮遊ゲートお
よびダミーゲートの構造を設けて、エッチバックだけを
用いて、埋込拡散層上の金属層を自己整合的に形成する
からである。
【００２１】更に、フォトレジスト工程を用いずに、浮
遊ゲート上に制御ゲートを形成し、工程数を削減するこ
とができる。その理由は、エッチバックにより金属層の
表面高さを浮遊ゲートより低くして、浮遊ゲート上の層
間酸化膜を除去するためのＰＲ工程を用いずに、浮遊ゲ
ート上に制御ゲートを形成するからである。又、目ずれ
マージンが不要になり、サイドウォール幅および浮遊ゲ
ート長を小さくすることができる。その理由は、金属層
の分離および制御ゲートの形成にＰＲ工程を用いる必要
が無いからである。 （第２の具体例）図３に本発明の第２の具体例であるフ
ラッシュメモリの構成を示す。第１（ｂ）のＡ−Ａ’断
面図に示すように、窒化チタン層２３上に酸化膜の代わ
りにタングステン層２４がある以外は、第１の具体例と
同じ構成である。
遊ゲート上に制御ゲートを形成し、工程数を削減するこ
とができる。その理由は、エッチバックにより金属層の
表面高さを浮遊ゲートより低くして、浮遊ゲート上の層
間酸化膜を除去するためのＰＲ工程を用いずに、浮遊ゲ
ート上に制御ゲートを形成するからである。又、目ずれ
マージンが不要になり、サイドウォール幅および浮遊ゲ
ート長を小さくすることができる。その理由は、金属層
の分離および制御ゲートの形成にＰＲ工程を用いる必要
が無いからである。 （第２の具体例）図３に本発明の第２の具体例であるフ
ラッシュメモリの構成を示す。第１（ｂ）のＡ−Ａ’断
面図に示すように、窒化チタン層２３上に酸化膜の代わ
りにタングステン層２４がある以外は、第１の具体例と
同じ構成である。
【００２２】本発明の第２の具体例であるフラッシュメ
モリの製造方法を示す。図４を用いて説明する。まず、
図４（ａ）に示すように、例えばＳＴＩのような素子分
離１８およびトンネル酸化膜２１が形成された半導体基
板１５の上に、浮遊ゲートおよびダミーゲート１９とな
るポリシリコン層をビット線方向に配線されるように形
成する。さらに、浮遊ゲート２２およびダミーゲート１
９の側壁に酸化膜サイドウォール２０を形成した後、イ
オン注入によりソース１６・ドレイン１７の埋込拡散層
を形成する。
モリの製造方法を示す。図４を用いて説明する。まず、
図４（ａ）に示すように、例えばＳＴＩのような素子分
離１８およびトンネル酸化膜２１が形成された半導体基
板１５の上に、浮遊ゲートおよびダミーゲート１９とな
るポリシリコン層をビット線方向に配線されるように形
成する。さらに、浮遊ゲート２２およびダミーゲート１
９の側壁に酸化膜サイドウォール２０を形成した後、イ
オン注入によりソース１６・ドレイン１７の埋込拡散層
を形成する。
【００２３】次に、図４（ｂ）に示すように、耐熱性の
高い金属あるいは金属化合物、例えば窒化チタンを基板
全面にスパッタする。さらに、前述の金属と異なる金属
あるいは金属化合物、例えばタングステンを、基板全面
に例えばＣＶＤにより成長させる。その後、タングステ
ン層２４をエッチバックして、浮遊ゲート２２上および
ダミーゲート１９上の窒化チタン層２８を露出させる。
高い金属あるいは金属化合物、例えば窒化チタンを基板
全面にスパッタする。さらに、前述の金属と異なる金属
あるいは金属化合物、例えばタングステンを、基板全面
に例えばＣＶＤにより成長させる。その後、タングステ
ン層２４をエッチバックして、浮遊ゲート２２上および
ダミーゲート１９上の窒化チタン層２８を露出させる。
【００２４】次に、図４（ｃ）に示すように、露出した
窒化チタン層２８をエッチバックして、ソース１６・ド
レイン１７の埋込拡散層上にのみ窒化チタン層２３を残
し、埋込拡散層および窒化チタン層２３から成るビット
線を形成する。次に、図４（ｄ）に示すように、基板全
面に例えばＣＶＤにより酸化膜を成長させ、さらにエッ
チバックして、窒化チタン層２３およびタングステン層
２４の上に層間酸化膜２５を埋め込み、浮遊ゲート２２
の表面を露出させる。
窒化チタン層２８をエッチバックして、ソース１６・ド
レイン１７の埋込拡散層上にのみ窒化チタン層２３を残
し、埋込拡散層および窒化チタン層２３から成るビット
線を形成する。次に、図４（ｄ）に示すように、基板全
面に例えばＣＶＤにより酸化膜を成長させ、さらにエッ
チバックして、窒化チタン層２３およびタングステン層
２４の上に層間酸化膜２５を埋め込み、浮遊ゲート２２
の表面を露出させる。
【００２５】次に、基板全面にＯＮＯ膜２６、制御ゲー
ト２７となるタングステンポリサイド層を成長させ、制
御ゲート２７および浮遊ゲート２２をパターニングし、
図３に示すような形状を得る。第２の具体例では、第１
の具体例による効果に加えて、金属層が増えるので、そ
の分だけビット線抵抗を低減できる効果を有する。
ト２７となるタングステンポリサイド層を成長させ、制
御ゲート２７および浮遊ゲート２２をパターニングし、
図３に示すような形状を得る。第２の具体例では、第１
の具体例による効果に加えて、金属層が増えるので、そ
の分だけビット線抵抗を低減できる効果を有する。
【００２６】
【発明の効果】本発明は上述のように構成したので、フ
ォトレジスト（ＰＲ）工程を用いずに、埋込拡散層配線
の抵抗低減に用いられる金属層あるいは金属化合物層を
形成し、その分だけ工程数を削減することができる。
又、目ずれマージンが不要になり、サイドウォール幅お
よび浮遊ゲート長を小さくすることができる。
ォトレジスト（ＰＲ）工程を用いずに、埋込拡散層配線
の抵抗低減に用いられる金属層あるいは金属化合物層を
形成し、その分だけ工程数を削減することができる。
又、目ずれマージンが不要になり、サイドウォール幅お
よび浮遊ゲート長を小さくすることができる。
【００２７】更に、フォトレジスト工程を用いずに、浮
遊ゲート上に制御ゲートを形成し、工程数を削減するこ
とができる。
遊ゲート上に制御ゲートを形成し、工程数を削減するこ
とができる。
【図１】本発明の第１の具体例の構造図である。
【図２】本発明の第１の具体例の製造工程フロー図であ
る。
る。
【図３】本発明の第２の具体例の構造図である。
【図４】本発明の第３の具体例の製造工程フロー図であ
る。
る。
【図５】従来の構造図である。
【図６】従来の製造工程フロー図である。
１、１５、２９ 半導体基板 ２、１６、３０ ソース ３、１７、３１ ドレイン ４、１８、３２ 素子分離膜 ５、１９ ダミーゲート ６、２０、３３ 酸化膜サイドウォール（側壁） ７、２１、３４ トンネル酸化膜 ８、２２、３５ 浮遊ゲート ９、１４、２３、２８、３６、４０ 窒化チタン層 １０ 第１層間酸化膜 １１ 第２層間酸化膜 １２、２６、３８ ＯＮＯ膜 １３、２７、３９ 制御ゲート ２４ タングステン ２５、３７ 層間酸化膜
Claims (8)
- 【請求項１】 素子分離膜で画定された活性領域内に形
成され、浮遊ゲートと制御ゲートを備え、ビット線及び
ソース線が埋込拡散層で形成された半導体記憶装置にお
いて、 前記埋込拡散層及び浮遊ゲートの側壁上に堆積させた高
耐熱性を有する金属又は金属の化合物と、 前記高耐熱性を有する金属又は金属の化合物上に対して
エッチング選択比が高く、且つ、前記金属又は金属の化
合物上に堆積させた第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成した第２の層間絶縁膜
と、 前記浮遊ゲート上及び前記第２の層間絶縁膜上に形成さ
れた第３の絶縁膜と、 前記第３の絶縁膜上に形成された制御ゲートと、 で構成したことを特徴とする半導体記憶装置。 - 【請求項２】 前記埋込拡散層及び浮遊ゲートの側壁上
に堆積させた金属又は金属の化合物の高さは、前記浮遊
ゲートの高さより低いことを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記第３の絶縁膜は、前記浮遊ゲートの
上面を最短距離で結ぶように形成されていることを特徴
とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記第１の層間絶縁膜の代わりに第２の
金属層が形成されていることを特徴とする請求項１乃至
３の何れかに記載の半導体記憶装置。 - 【請求項５】 前記素子分離膜上にはダミーの浮遊ゲー
トが形成されていることを特徴とする請求項１乃至４の
何れかに記載の半導体記憶装置。 - 【請求項６】 素子分離膜で画定された活性領域内に形
成され、ビット線及びソース線が埋込拡散層で形成され
た半導体記憶装置において、 前記活性領域内及び素子分離膜上に浮遊ゲートを形成す
る第１の工程と、 高耐熱性を有する金属又は金属化合物を全面に堆積させ
る第２の工程と、 前記高耐熱性を有する金属又は金属化合物に対するエッ
チング選択比が高い酸化膜又はタングステンを堆積させ
エッチバックして第１の層間絶縁膜にする第３の工程
と、 高耐熱性を有する金属又は金属化合物をエッチバックし
て前記浮遊ゲートの上面を露出せしめる第４の工程と、 を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 前記第１の層間絶縁膜上に第２の層間絶
縁膜を形成することを特徴とする請求項６記載の半導体
記憶装置の製造方法。 - 【請求項８】 前記第２の工程で堆積させた金属又は金
属化合物は、その高さが前記浮遊ゲートの高さよりも低
くなるまで第４の工程でエッチバックされることを特徴
とする請求項６又は７記載の半導体記憶装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129865A JP3097657B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置とその製造方法 |
| US09/304,605 US6384450B1 (en) | 1998-05-13 | 1999-05-04 | Semiconductor memory device and method of manufacturing the same |
| KR1019990016806A KR100331298B1 (ko) | 1998-05-13 | 1999-05-11 | 반도체 기억장치와 그 제조방법 |
| CNB991072308A CN1149679C (zh) | 1998-05-13 | 1999-05-13 | 半导体存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129865A JP3097657B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330427A true JPH11330427A (ja) | 1999-11-30 |
| JP3097657B2 JP3097657B2 (ja) | 2000-10-10 |
Family
ID=15020204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10129865A Expired - Lifetime JP3097657B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6384450B1 (ja) |
| JP (1) | JP3097657B2 (ja) |
| KR (1) | KR100331298B1 (ja) |
| CN (1) | CN1149679C (ja) |
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| JP2010087424A (ja) * | 2008-10-02 | 2010-04-15 | Spansion Llc | 半導体装置及び半導体装置の製造方法 |
| CN109786230A (zh) * | 2017-11-14 | 2019-05-21 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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| US6878986B2 (en) * | 2003-03-31 | 2005-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded flash memory cell having improved programming and erasing efficiency |
| KR100518594B1 (ko) * | 2003-09-09 | 2005-10-04 | 삼성전자주식회사 | 로컬 ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조방법 |
| KR100554160B1 (ko) * | 2003-11-20 | 2006-02-22 | 학교법인 포항공과대학교 | 반도체 소자 및 그 제조방법 |
| KR100632046B1 (ko) * | 2005-07-05 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 라인 및 그 제조 방법 |
| KR100745898B1 (ko) * | 2006-02-21 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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| JP2010003812A (ja) * | 2008-06-19 | 2010-01-07 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
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| US10283361B1 (en) | 2017-11-29 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Blocking structures on isolation structures |
| CN110828463B (zh) * | 2019-10-25 | 2022-05-31 | 上海华虹宏力半导体制造有限公司 | 一种分栅快闪存储器的版图、掩膜版及版图制作方法 |
| CN114023755A (zh) * | 2020-10-15 | 2022-02-08 | 长江存储科技有限责任公司 | 半导体器件结构及其制备方法 |
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| JP2755613B2 (ja) * | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
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