TW447140B - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents

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TW447140B
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Tomoyuki Furuhata
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447140 A7 B7 五、發明說明（I ) <請先閱讀背面之注意事項再填寫本頁) 本發明係關於，非揮發性半導體記憶裝置及其製造方 法。本發明係特別關於，以整批方式進行對各記憶電晶體 之抹除動作，抹除動作所需時間之參差不一很少，爲其特 徵之非揮發性半導體記憶裝置，及其製造方法。 快閃型E EPROM含有多數之記憶電晶體。在第 1 6圖，以模式方式表示此記憶電晶體之一個截面。記憶 電晶體2 0 0備有：形成在半導體S板5 0內，由雜質擴 散層構成之源極區域5 5及汲極區域5 6，堆疊形成在半 導體基板5 0上之隨道氧化膜5 1、浮置閘極5 2、介電 體層5 3及控制閘極5 4。而在浮置閘極5 2、介電體層 5 3及控制閘5 4之堆疊體之側面形成有，由絕緣體形成 之側壁5 7 = 在此記憶電晶體2 0 0，資訊係藉，將電子5 8儲存 在浮置閘極（稱作「寫入動作」，圖中以箭頭5 9表示） ，及從浮置閘極52抽出電子（稱作「抹動動作」，圖中 以箭頭5 9 ~表示），加以記憶。 經濟部智慧財產局員工消費合作社印製 快閃型E E P R 0 Μ之抹除係以整批方式對多數記憶 電晶體實施。抹除多係# 有EEPR0M，或對多數記 憶電晶體聚集之頁單係例如以下述方法爲之。 在源極區域5 5施加高電壓（例如1 2 V)之源極電 壓V s。這時之控制閘極5 4與半導體基板5 0在接地電 位。而汲極區域5 6則呈開路狀態。在此狀態下，儲存在 浮置閘極52中之電子58則如箭頭59>，通過薄形之 隧道氧化膜5 1，被抽出到源極區域5 5。其結果，記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮）_ 4 - 447140 A7 ____B7___ 五、發明說明) 電晶體2 0 0之門檻値電壓Vg，與普通之MOS電晶體 之門檻値電壓相同。 將快閃型E E P R Ο Μ當作記憶元件使用時，上述抹 除動作最好能夠高速度完成。因此，整批進行之抹除動作 所需要之時間長短（以下稱作「抹除特性」），成爲快閃 型E E PROM之重要特性之一。 而且要求各記憶文件有均一之抹除特性。若各記億元 件有不同之抹除特性，便會產生下述之記憶文件之誤動作 ，因而會引起各種問題。 舉例言之，部分記億電晶體在抹除所需之時間較一定 時間爲長時，此等部分記憶電晶體之浮置閘極內會殘存所 儲存之電子。此視象稱作抹除不足。另一方面，部分記憶 電晶體在抹除所需之時間較一定時間爲短時，此等部分記 憶電晶體之浮置閘極會被抽出過多的電子。此現象稱作過 度抹除。 若記憶電晶體之抹除特性之參差不一情形不大，則可 選擇任一記憶電晶體均能正確完成抹除之抹除時間T。惟 參差不一之情況明顯時，部分格子成爲抹除不足或抹除過 度之可能性加大。而且，若抹除特性之參差不一很嚴重時 ，不論選擇任可抹除時間T，恒會產生抹除不足或過度抹 除之記憶電晶體，要適當地抹除所有記憶電晶變得不可能 〇 同時，要實現高速之快閃型E E P R 0 Μ，抹除時間 丁要儘量縮短。因爲抹除動作係如上述，從浮置閘極5 2 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐）-5 - f请先閲讀背面之注意事項再填寫本頁) 裝-----^! —訂·----I---竣 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 447140 A7 ____B7_ 五、發明說明0 ) 將電子抽到源極區域5 5，因此，兩者之重疊面積很大時 ，則可達成高速抹除。另一方面，若此重疊面積太大，則 會成爲誤動作等之原因。 因此，要實現能高速動作之快閃型E E P R Ο Μ，需 要在不發生誤動作之範圍內，儘量加大源極區域與浮置閘 極之重疊面積，且要儘量劃一這些面積之大小。 本發明之目的在提供，使各記懷電晶體有均一之抹除 特性，能高速度整批抹除之非揮發性半導體記憶裝置，及 其製造方法。 本發明之非揮發性半導體記憶裝置，含有： 半導體基板：以及， 包含，形成在上述半導體基板內之雜質擴散層構成之 源極區域及汲極區域，形成在上述半導體基板上之隧道絕 緣層，以及，堆叠形成在此隧道絕緣層上之浮置閘極，介 電體層及控制閘極構成之堆疊構造之閘電極之記憶電晶體 > 上述浮置閘極係由雜質濃度1 X 1 019〜1 X 1 〇2 c. m ~ 3之多晶矽層所構成。 在此非揮發性半導體記憶裝置，因構成浮置閘極之多 晶矽層之雜質濃度在特定範圍內，因此可以防止因浮置閘 極內所含之雜質使隧道絕緣層之膜質劣化，可以提高抹除 特性，資料保持特性等。而構成上述浮置閘極之多晶矽層 之雜質濃度以1 X 1 019〜5x 1 Olgcm — 3更佳。 同時，若構成上述浮置閘極之第1多晶矽層之雜質濃 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- --------I--- I ^ - ----‘·----訂*-------—結 (請先閱讀背面之注意事項再填寫本頁) 4 471 40 A7 B7 五、發明說明θ ) 度爲CF。，構成上述控制閘極之第2多晶矽層之雜質濃度 爲Ccc時，最好能成立下式。 (請先間讀背面之注意事項再填寫本頁) 0 . 3 ^ Cfg^Ccg^O . 8 C f g 因爲成立上述關係，可以使構成上述浮置閘極與上述 控制閘極之多晶矽層之雜質濃度近似。其結果，在藉蝕刻 形成上述浮置閘極，上述介電體層及上述控制閘極所構成 之電極時，可以在厚度方向對準各層之端部，而能夠獲得 理想之堆疊構造之閘電極。本發明人等已確認，這種堆疊 閘極構造對例如提高資料保持特性有很大之頁獻。 上述源極區域與上述浮置閘極重疊之區域，最好是上 述浮置閘極之底面之2 5〜4 5%。如此，因爲上述源極 與上述浮置閘極在不發生誤動作之範圍內，成爲充分重疊 之狀態，因此可以高速抹除。 經濟部智慧財產局員工消費合作社印製 而且，上述源極區域最好是由雜質濃度較高之第1擴 散區域，及位於此第1擴散區域之外側，且雜質濃度較第 1擴散區域低之第2擴散區域，所構成。因爲如此使源極 區域成雙層構造，便可以調節電子從浮置閘極移動至源極 區域時之移動速度。 本發明之非揮發性半導體記憶裝置之製造方法含有下 列（a )至（c )之過程。 (a )至少在記憶電晶體形成區域之半導體基板上形 成’隧道絕緣層，浮置閘極用之第1多晶矽層，介電體層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4471 4 Ο Β7 五、發明說明C ) 及控制閘極用之第2多晶矽層之過程； (b )形成上述第2多晶矽層，介電體層及第1多晶 矽層之圖型，藉此形成由浮置閘極，介電體層及控制閘構 成之堆疊構造之閘電極之過程；以及 (c )在上述半導體基板摻雜雜質，以形成源極區域 及汲極區域之過程； 在上述過程（a )，上述第1多晶矽層係以1 X 1 019〜1 X 1 02°cm — 3之濃度摻進雜質。 上述雜質之濃度以1 X 1 019〜5x 1 019cm_3 更佳。 獲得此雜質濃度之雜質之劑量係依存於多晶矽層之膜 厚度大小，因此無法統一規定。例如，上述第1多晶矽層 之膜厚度爲80〜20 Onm時，最好以1 X 1 〇14〜；L X 1 015cm — 2之劑量摻入多晶矽層，以1 X 1 〇14〜 5 X 1 0 1 s c m — 2之劑量更佳。 本發明之製造方法進一步在上述製程（c )之前，至 少含有，形成覆蓋上述隧道絕緣層，上述閘電極之露出面 之保護用氧化膜之製程（d )較佳。 由於在上述製程（a)，第1多晶矽層之雜質濃度被 設定在上述範圍，因此在上述製程（d)，至少可以使形 成在浮置閘極之露出面（側壁）之保護用氧化膜之厚度較 薄。其結果，可以發揮下述效果。 通常，藉由例如熱氧化而形成在浮置閘極之露出面上 之保護用氧化膜爲1 5〜2 0 nm，而浮置閘極與源極區 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-8 - (請先閲讀背面之注意事項再填寫本頁) 裝-----„----訂---------轉 經濟部智慧財產局員工消費合作社印製 ά 4ίΤΤ4 0 ~
附件1.第87116541號專利申請案 中文說明書修正頁7 民國90年4月修正 B7 五、發明說明（6 ) 域之重疊面積將少掉此保護用氧化膜之厚度。惟，可以在 上述製程（a )使第1多晶矽層之雜質濃度較普通爲低， 則可使形成在浮置閘極之曝露面之保護用氧化膜之厚度爲 例如5〜1 5nm，更好是8〜1 2nin。其結果，可以 使浮置閘極與源極區域之重疊面積（隧道絕緣層之實效面 積）較大，且均一，可獲得優異之抹除特性。 本發明之非揮發性半導體記憶裝置之代表性用途有， 可抹除程式之讀取專用記憶裝置（E P R 〇 Μ )，可藉電 氣方式抹除程式之讀取專用記憶裝置（EEPROM)， 快閃E E P R 0 Μ，有此等非揮發性記憶裝置之埋入式記 億裝置及 P L D ( programable Logic Device)等。 茲參照附圖說明如下。 【圖面之簡單說明】 第1圖係以模式方式表示本發明之非揮發性半導體記 憶裝置應用在快閃型E E P R 〇 Μ時之記憶電晶體之一個 例子之截面圖。 第2圖係以模式方式表示第1圖所示記憶電晶體之製 造過程之截面圖。 第3圖係以模式方式表示第1圖所示記憶電晶體之製 造過程之截面圖。 第4圖係以模式方式表示第1圖所示記憶電晶體之製 造過程之截面圖。 第5圖係以模式方式表示第1圖所示記憶電晶體之製 造過程之截面圖。 第6圖係以模式方式表示第1圖所示記億電晶體之製 造過程之截面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公餐) <請先《讀背面之注f項再填寫本頁) 1111111 —11111— — — 經濟部智慧財產局員工消費合作社印製 4471 4 0 A7 -------- B7 五、發明說明（7 ) 經濟部智慧財產局員工消費合作社印製 第 7 0係以模式方式表不第1圖所示記憶電 晶體 之 製 過 程 之 截面圖。 第 8 圖係表示雜質離子之劑量與抹除特性之 關係 圖 〇 第 9 圖係表示雜質離子之劑量與閘極干擾特 性之 關 係 圖 U 第 1 0圖係表示抹除時之法拉·能登海姆圖。 第 1 1圖係表示寫入時之法拉·能登海姆圖。 第 1 2圖係表示抹除時之法拉·能登海姆圖。 第 1 3圖係表示寫入時之法拉·能登海姆圖。 第 1 4圖係表示隧道氧化膜至破壞的通過電 荷量 與 浮 置 閘 極 的 劑量之關係圖。 第 1 5圖係表示記憶格之資料保持特性與浮 置閘 極 之 劑 里 之 關 係圖。 第 1 6圖係表示以模式方式表示快閃型EEPROM 之 一 般 的 記 憶 電晶體之一個例子之截面圖。 [ 符 號 說 明】 1 9 保護用氧化膜 2 0 P型之半導體基板 2 0 S 源極區域 2 0 D 汲極區域 2 0 G 閘電極 2 1 場氣化區域 2 2 控制閘極 2 3 氧化矽膜-氮化矽膜-氧化矽膜（〇 N ◦ 膜） 2 4 浮置閘極 2 5 隧道氧化膜（隧道絕緣層） 5 0 半導體基板 51 隧道氧 化膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- {請先閱讀背面之注意事項再填寫本頁) 447140 A7 B7 五、發明説明& ) 5 2 浮置 閘 極 5 3 介電 體 層 5 4 控制 閘 極 5 5 源極 區 域 5 6 汲極 \nh 域 1 5 7 側壁 5 8 電子 5 9 、[ 5 9 / 箭 頭 2 0 0 記 憶 電 晶 體 4 0 0 第 1 多 晶 矽 層 5 〇 〇 〇 N 0 膜 ( 氧化膜_氮化膜-氧化膜） 6 0 0 第 2 多 晶 矽 層 記 SULL 導 半 性 發 雾一 _ -三- 之 明 發 本 示 J 表 明 式 說 方 細 式 詳模 之 }.以 例置係 施裝圖 實體 1 佳導第 較半 (請先閱讀背面之注意事項再填寫本頁) 11Τ 經濟部智慧財產局員工消費合作社印製 個1 之 aliLi 晶 B ιρτ 憶 記 之 時 Μ 〇 R Ρ Ε Ε 型 閃 快 。 在圖 用面 應截 置之 裝子 憶例 成在 I 形。膜 , 5 砂 上 CM 化 ο } 氧 2 層 。 板緣 4 基絕 2 體道極 導隧閘 半 < 置 之膜浮 型化有 P 氧成 在道形 ο 鼷疊 ο 及堆 1 i 上 體 2 5 晶域 2 電區膜 憶化化 記氧氧 場道 有隧 介極 C 電 膜閘 0之 N 0 ο 構 之疊 造堆 構成 層形 3 而 之’ 成 2 構 2 膜極 矽閘 化制 氧控 I 及 膜 3 。 较 2 G 化 } ο 氮層 2
S I張 -紙 本 Μ S Ν C 標 |家 國 國 中 用 適 |釐 公 7 9 2 447140 A7 ____B7_ 五、發明説明4 ) 在半導體基板2 0內，於閘電極2 0 G之兩側分別形 成有源極區域2 0 S及汲極區域2 0 D。源極區域2 0 S 有雜質濃度較高之N—型之第1擴散區域26 ，及位於第1 擴散區域2 6之外側，且雜質濃度較此第1擴散區域爲低 之，_型之第2擴散區域2 7。汲極區域2 0 D有雜質濃度 較高之N 1型之第1擴散區域2 8，及位於此第1擴散區域 2 8之外側，且雜質濃度較此第1擴散區域爲低之N 型之 第2擴散區域2 9。如此，因爲源極區域2 0 S採雙層擴 散構造，因而可調節電子從浮置閘極2 4移動至源極區域 2 0 S時之電子之移動速度。 浮置閘極2 4係由雜質濃度1 X 1 0 1 9〜1 X 1 〇 2 ° c m 3，最好是1 X 1 η 1 9〜i X 1 9 C m 3之多晶 矽層構成。因爲構成浮置閘極2 4之多晶矽層之雜質濃度 在上述特定範圍內，因此可以防止浮置閘極2 4內所含雜 質使隧道絕緣層之膜質劣化’可以提高抹除特性’閘極干 擾特性，及資料保持特性等。有關此等特性之資料後述° 經濟部智慧財產局員工消費合作社印製 ^^1 - - - - I n^i I m —- - ml —^^1 一.°J (請先閱讀背面之注意事項再填寫本頁) 而由於構成浮置閘極2 4之多晶矽層之雜質濃度設定 在上述範圍內，如後述1可以使形成在浮置閘極之曝露面 (側壁）之保護用氧化膜之厚度較薄。其結果’可以使浮 置閘極2 4與源極區域2 0 S之重疊面積加大’相當於保 護用氧化膜變薄之份量’可增大隧道絕緣層之有效面積° 而且，由於構成浮置閘極2 4之多晶矽層之雜質濃度設定 在上述範圍，因而可以使形成在浮置閘極之曝露面（側 )之保護用氧化膜之厚度之參差不一減低。其結果’可以 本紙涑尺度適用中國國家標隼（CNS) A4規格（210X297公釐）.- 4471 40 附件1.第87116541號專利申請案1 中文說明書修正系7民國90年3月修D月('曰^夂 . __Β7 ' ' 五、發明說明（1Q ) 使浮置閘極2 4與源極區域2 0 S之重疊面積之參差不一 減輕，使抹除特性均一。 而構成浮置閘極2 4之第1多晶矽層之雜質濃度爲 。’構成控制閘極2 2之第2多晶矽層之雜質濃度爲 Cc。時，最好能成立下式。 Ο . 3xCfg^Ccg^〇 . 8Cfg (1) 由於成立上述關係，亦即，使構成浮置閘極2 4之多 晶矽層之雜質濃度與構成控制閘極2 2之多晶矽層之雜質 濃度近似，藉此在蝕刻浮置閘極，ΟΝΟ膜及控制閘極時 ，可以在厚度方向對齊各層之端部，獲得理想的堆疊構造 之閘電極2 0 G。 控制閘極2 2爲了提高導電性，最好在摻雜質之多晶 矽層上有金屬矽化物層之習知之多晶矽化物構造。 源極區域2 0 S之與浮置閘極2 4重疊之區域3 0， 最好是上述浮置閘極2 4之底面之2 5〜4 0 %。如此， 由於源極區域2 0 S與浮置閘極2 4在廣大之範圍重疊’ 可以使從浮置閘極2 .4向源極區域2 0 S抽出電子較快’ 可以有高速之抹除動作。 (半導體裝置之製造方法） 第2圖〜第7圖，係以模式方式表示第1圖所示記憶 電晶體1 0 0之製造過程之截面圖。 本紙張尺度適用中國國家標準（CNS)A4規格<210 * 297公釐）
(諝先閲讀背面之注意事項再填寫本頁) 裝 i !!1 訂 ------!·* 經濟部智慧財產局員工消費合作社印裝 447140 A7 B7 五、發明說明（） <請先閱讀背面之注意事項再填寫本頁> (A )首先，如第2圖所示，在半導體基板2 0上形 成場氧化膜2 1，然後形成隧道氧化膜2 5 »場氧化膜 2 1可以用習知之方法形成。隧道氧化膜2 5係氧化溫度 大約7 5 0〜1 0 0 0°C之乾氧氣環境中，或在氧化溫度 大約7 5 0 °C〜8 5 0 °C之濕氧氣環境中進行氧化而形成 。隧道氧化膜25之厚度爲6〜12nm左右。 (B )接著，如第3圖所示，堆疊成爲浮置閘極之第 1多晶矽層4 0 0。第1多晶矽層4 0 0之堆積，可以藉 化學氣相成長法（CVD)法，以S iH4爲原料氣體，在 5 5 0〜6 2 0°C之溫度大爲之。第1多晶矽層4 0 0之 厚度以80〜200nm爲佳，最好是1〇〇〜130 n m ° 而爲了使第1多晶矽層4 0 0有導電性，在此多晶矽 層4 0 0注入砷或其化合物之離子。注入條件爲，注入電 壓20〜30KeV，摻入量1X1014" 2〜lx 1 〇15cm_3。再者，注入離子之雜質除了砷以外，只要 能賦與N型之導電特性，如磷等，均可以使用。 經濟部智慧財產局貝工消费合作社印製 而本實施形態係以多晶矽層曝露在外之狀態進行離子 注入，但亦可在此多晶砂層上形成例如薄氧化膜等，以避 免注入離子時多晶矽層受到損傷，而以此當作穿透膜，來 調節注入之離子之運動能，藉此得將離子僅注入所希望之 層內。 本製程之採用離子注入法較佳，因爲可以使摻入之雜 質濃度較其他方法時爲低。在後段之形成源極區域及汲極 本紙張尺度適用中Η國家標準（CNS)A4规格<210 X 297公釐） 44 447 1 4.0 A7 _B7_ 五、發明説明<2 ) 區域前之製程’若藉熱氧化製造保護用氧化膜’通常多因 雜質離子之影響’使閘電極側壁之保護用氧化膜之厚度較 主表面上之保護用氧化膜爲厚。惟，本發明係使浮置閘極 用之第1多晶矽層4 0 0之雜質濃度較低’藉以儘量使熱 氧化所形成之浮置閘極之側壁之保護用氧化膜之厚度較薄 〇 在形成此多晶矽層4 0 0時，摻入雜質之方法除了離 子注入法以外，亦可採用，在形成多晶矽層後，導入含有 三氯氧化磷（POC 1 3)之載體氣體之方法，或在形成多 晶矽層時導入含有氫化磷（PHs)之截體氣體之方法等= 接著，藉異方性之光蝕刻，對此多晶矽層4 0 0進行 蝕刻，使成爲浮置閘極之多晶矽層4 0 0之一部分殘留下 來。 經濟部智慧財產局員工"費合作社印誕 -_ »n^i --- - I.'gJ^^ - -、一i"J (請先閲讀背面之注意事項再填寫本頁) (C )然後如第4圖所示，形成當作介電體層之 ΟΝΟ膜（氧化膜一氮化膜-氧化膜）5 0 0。氧化膜可 以藉由例如熱氧化法或C V D法來堆積，氮化膜可以藉例 如C VD法來堆積。構成0Ν0膜5 0 0之最下層之氧化 膜有6〜2 0 nm之厚度，氮化膜有8〜2 0 nm之厚度 ’而最上層之氧化膜則有2〜6 n m之厚度。整個0 N 0 膜500之膜度大約1 〇〜40nm之厚度（換算成氧化 膜）較理想。 接著，與形成上述浮置閘極用之第1多晶矽層4 0 0 時同樣之條件，堆積成爲控制閘極之第2多晶矽層6 ◦ ◦ 。因爲上述之理由，此第2多晶矽層6 0 0最好含有，對 本k張Λ纽用中國國家橾举_(CNS ) A4itfg· ( 21GX297公釐)~:15 _ 447140 A7 B7 五、發明説明i(b ) 第1多晶矽層4 0 0可以成立上述（1 )式之濃度之雜質 (D)然後如第5圖所示，第2多晶矽層6 0 0上塗 敷光抗蝕劑，形成此光抗蝕劑之圖型而形成抗蝕層（未圖 示）。而以此抗蝕層作爲光罩，對第2多晶矽層6 0 0進 行蝕刻，形成控制閘極2 2。此項蝕刻以使用異方性之乾 式蝕刻爲佳。 < 接著，以控制閘極2 2作爲光罩，以自行匹配方式進 行蝕刻，而形成〇N 0膜2 3及浮置閘極2 4。此項蝕刻 以使用異方性之乾式蝕刻爲佳。 在本製程，各層之橫方向之尺寸加工準確度，即閘極 長度或閘極寬度對設計尺寸之誤差係±0 . 0 3〜 0 . 0 5 " m 程度。 (E )然後如第6圖所示，在晶圓表面，即在隧道氧 化膜2 5，閘電極2 0 G及場氧化膜2 1之表面形成保護 用氧化膜1 9。此保護用氧化膜1 9可以抑止，在後續製 程注入離子時，半導體基板2 0之主表面或隧道氧化膜 2 5所受到之損傷，具有抑制注入離子之能量擴散之影響 之作用。保護用氧化膜1 9之形成有例如熱氧化之方法或 C V D 法。 熱氧化法之溫度設定在8 0 0 °C〜9 5 前後|這 時形成之保護用氧化膜之厚度爲5〜1 5 nm前後。如上 述，藉熱氧化形成時，浮置閘極2 4之側壁之保護用氧化 膜之厚度多會較主表面上之保護用氧化膜爲厚’但調節注 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 16 - (請先閱讀背面之注意事項再填寫本頁) .装. 訂 經濟部智慧財產局員工消費合作社印製 ^47140 A7 B7 五、發明説明4 ) 入浮置閘極2 4之離子濃度便能夠使此厚度儘可能與主表 面上之氧化膜相同厚度。浮置閘極2 4之側壁之保護用氧 化膜之厚度以5〜1 5 nm爲佳，8〜1 2 nm更佳3 若藉C V D法形成此保護用氧化膜，主表面上之保護 用氧化膜之厚度大槪都會跟浮置閘極之側壁之保護用氧化 膜之厚度相同。將藉CVD法堆積厚度5〜1 5 nm之氧 化膜時之條件例示如下。 t
基板溫度： 350~450 °C 甲石夕院（SiH〇)之流量： 60〜90sccm 氧氣（〇2)之流量： 400〜500sccm 再例不，使用 HTO ( High Temperature Oxide)堆積 厚度5〜1 5 n m之氧化膜時之條件如下。
基板溫度. 750~850C 壓力： 100 帕（pascal) 曱砂院（S i Η 4 )之流量： 30〜50sccm —氧化氮（N2O )之流量： 1500〜2000sccm (F )然後以閘電極2 0 G當作光罩，注入離子，藉 此形成具有雙層擴散構造之源極區域2 0 S與汲極區域 2 〇 D =注入之離子可以用砷，磷或此等之化合物之離子 〇 雙層擴散構造之區域可以在注入離子之過程中注入多 種離子等，可藉習用之手段來形成。例如，構成源極區域 2 0 3及汲極區域2 0〇之.\ 型之第2擴散區域，可以使 用第2之N型離子（磷），以加速電壓50〜100 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閣讀背面之注意事項再填寫本頁) 装. 訂 經濟部智慧財產局員工涓費合作社印製 4471^0 Α7 Β7 經濟部智慧財產局員工涓費合作社印製 五、發明説明1(5 ) K e V，2 X 1 〇 1 1〜8 X 1 0 1 4 c m 2之劑量注入離 子1而型之第1擴散區域則可進一步用第1之N型離子 (砷），以加速電壓40〜60KeV，2xl015〜6 X 1 0 1 5 c m 2之劑量注入離子，而形成。如此，至少使 源極區域成雙層構造’則可調整抽出電子時之移動速度。 接著，爲了確保源極區域2 0 S與浮置閘極2 4之重 疊面積，使用激勵（dnve-in )擴散法使注入之離子活性化 而擴散。擴散時之溫度爲900〜9 50 °C。源極區域 2 0 s與浮置閘極2 4之重疊面積以浮置閛極2 4之底面 之25〜45%爲佳。 此項重疊面積可依所要製造之快閃型E E P R OM之 使用條件，在設計階段決定，但因爲如上述，注入離子時 之光罩使用堆疊構造之閘電極2 0 G，因此可以正確控制 重疊面積。而且，因爲能夠使上述製程（E )形成之閘電 極2 0 G之側壁之保護用氧化膜1 9之厚度在某種範圍內 縮小，因此從這一點而言，此能夠使上述重疊面積較大， 且均一。這表示上述各記憶電晶體之上述重疊面積之參差 不一輕微，亦即表面抹除特性均一。同時因爲可確保較傳 統裝置爲大之重疊面積，因此整批抹除所需之時間也可減 少〇 根據發明人等之實驗，比較用之快閃型E E P R Ο Μ 在整批抹除需要5 m s左右之時間，而本發明之快閃 E E P R Ο Μ則已確認僅需5 0 m s左右之時間。在此所 用之比較用快閃E E P R 〇 Μ之架構是，側壁之保護用氧 本紙張尺度適用中國國家標準(CNS ) Α4規格（210Χ297公釐>. ΛΆ . (請先閱讀背面之注意事項再填寫本頁) 447140 經濟部智慧財產局員工消費合作社印製 A7 ___B7五、發明説明丨6 ) 化膜之厚度爲1 8〜2 5 n m，源極區域與浮置閘極之重 疊面積爲浮置閛極之底面之1 0〜2 0%。 以上之製造程序可以使用普通之製造方法。 如以上所述，依據本發明時，因爲使浮置閘極2 4之 雜質之濃度降低，而得使堆疊構造之閘電極2 0 G，特別 是可以使浮置閘極2 4之側壁之保護用氧化膜1 9較薄。 若浮置閛極2 4之雜質濃度在1 xtl 〇19〜1 X 1 〇2n cm _ 3之範圍時，便能夠以5〜1 5 nm左右之膜度形成 閘電極2 0 G之側壁之保護用氧化膜1 9。而浮置閘極 2 4之雜質濃度在1 X 1〇19〜1 X 1 019cm_3時， 則可以8〜1 2 n m之膜度形成閘電極2 0 G之側壁之保 護用氧化膜1 9。如此，藉控制閘電極2 0 G之側壁之保 護用氧化膜1 9之厚度，則可確保源極區域2 0 S與浮置 閘極2 4之重疊面積，可以加大隧道絕緣層之有效面積。 (其他實施形態） 也可以在上述實施形態之製程（E )之後，去除所形 成之保護用氧化膜1 9中，附著在閘電極2 0 G側壁之保 護用氧化膜之製程。要去除保護用氧化膜可以，例如，使 用將3 0%氟酸溶液（HF )與3 0%氟化氨溶液（ N Η 4 F )以1 : 5 0之比例混合而製成之緩衝氟酸溶液（ B H F )加以去蝕刻（etch off )。因爲煖衝氟酸溶液之倉虫 刻爲等方性，因此 > 要僅去除閘電極側壁之保護用氧化膜 時，最好利用掩蔽。以習知之方法形成僅閘電極之側壁部 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4471 A7 B7 五、發明説明<7 ) 分開口之掩蔽後進行蝕刻，則可僅去除側壁之保護用氧化 膜。形成掩蔽時’也可以使控制閘極上殘留保護用氧化膜 (请先閱讀背面之注意事項再填寫本頁) <3 藉此製程，可以去除保護用氧化膜中’成爲減少除極 區域與浮置閘極之重疊面積之原因之閘電極側壁上之保護 用氧化膜。其結果，可以使隧道絕緣層之有效面積更大’ 且均一。 ^ (實驗例） 經濟部智慧財產局員工消費合作社印製 (a )在第8圖及第9圓表示，調查使浮置閘極具有 導電性用之雜質離子之劑量與抹除特性，以及’雜質離子 之劑量與閘極干擾特性之關係用之實驗結果。第8圖之橫 軸表示抹除時加在源極之脈衝寬度，縱軸表示抹除時之間 電極之門檻値。第9圖之橫軸表示寫入時加在選擇字線（ 閘極）之脈衝寬度，縱軸表示寫入時之非選擇格子之閘極 之門檻値》實驗時所用之樣品之快閃型E E P R Ο Μ之記 憶電晶體之隧道氧化膜之厚度爲1 0 n m，浮置閘極之膜 厚度爲1 3〇nm，改變雜質之磷之劑量，以20KeV 注入離子。 從第8圖可以看出，降低劑量，抹除速度會變快。而 從第9圖可以看出，降低劑量，便不易受到閘極干擾。
抹除特性與閘極干擾特性具有相反之關係，一方變好 另一方則變差。惟，從第8圖及第9圖可以看出，在浮置 閘極注入離子時之劑量在1 X 1 0 1 1 c m 2至1 X 本紙張尺度適用中國國家梂準（CNS) A4規格（210X297公釐） -20- 447140 A7 B7 五、發明説明4 ) 1〇15cm 2之範圍內時’可使此雙方兩立而不生問題。 尤其是上述劑量在1 X 1 0 1 s c m 2至5 X 1 0 1 1 cm 2之範圍時，可以十分良好地使此兩者兩立。 (b )第1 0圖表示在閘極加有負偏壓時，即表示抹 除時之法拉•能登海姆•圖（Plots of Fowler-Nordheim tunneling currerU )。第1 0圖之橫軸代表電場強度之倒數 縱軸代表法拉•能登海姆電流。實驗時所用樣品與實驗（ a )時相同。 抹除時，法拉•能登海姆電流愈多抹除愈快，因此電 流大較好。從第1 0圖可以看出，在浮置閛極注入離子時 之劑量少時電流較大，抹除特性較佳。 (c )第1 1圖表示在閘極施加正偏壓時，即寫入時 之法拉•能登海姆•圖（Plots of Fow丨er-Nordheim tunneling current)。第1 1圖之橫軸表示電場強度之倒數 ，縱軸表示法拉·能登海姆電流。實驗所用之樣品與實驗 (a )之樣品相同。 經濟部智慧財產局員工消費合作社印製 在寫入時最好避免有閘極千擾，即最好不要有電流流 通。從第1 1圖可以看出，在浮置閘極注入離子時，劑量 少時閘極干擾特性較佳。 (d )第1 2圖表示在閘極施加負偏壓時，即抹除時 之法拉•能登海姆•圖（Plots of Fowler-Nordheim tunneling current )。第1 2圖之橫軸表示浮置閘極之劑量 ，縱軸表示法拉•能登海姆電流。 實驗所用樣品之快閃型E E P R ◦ Μ之記億電晶體爲 -21 - ^^1 I - - I - I 1·-- - H*I - 1 m 1^1 \eJ (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家橾準（CNS ) A4規格（210 X 297公釐） 447140 經濟部智慧財產局員X消費合作社印製 A7 B7 五、發明説明<9 ) ’險道氧化膜之厚度1 0 nm，浮置閘極之厚度1 3 0 n m ’而改變劑量注入雜質磷之離子而成。而電場強度爲 9 m V / c m。 第1 2圖可以看出，在抹除時，若劑量增加，法拉· 能登海姆電流會減少。而隨著劑量之增加，法拉•能登海 姆’電流之差距會愈大。從抹除特性被要求均一之觀點視 之’這種大小參差不一愈小愈佳。考慮這一點時，浮置閘 極之劑量最好是在1 X 1 014cm-2〜1 X 1 〇15 c m 2之間。 (e )第1 3圖表示在閘極施加正之偏壓時，即寫入 時之法拉•能登海姆•圖（Plots of Fowler-Nordheim tunneling current )。第1 3圖之橫軸表示浮置閘極之劑量 ’縱軸表示法拉·能登海姆電流。實驗所用之樣品與實驗 (d )時一樣。 第1 3圖可以看出，在寫入時，若劑量增加，法拉· 能登海姆電流也會增加。而隨著劑量之增加，法拉•能登 海姆電流之大小不一會變大。從寫入特性被要求均一之觀 點視之，這種參差不一愈小愈佳。若考慮這一點，浮置閘 極之劑量也是在1 X 1 0 1 1 c m 2〜1 X 1 〇 1 5 C m 一 2 之間較佳。 (f )弟1 4圖表不隧道氧化膜之壽命，亦即，隨道 氧化膜到被破壞時所通過電流量Q h 與浮置閘極之劑量之 關係。實驗所用之樣品與實驗（d )時一樣。 上述通過電流量Q rt會較氧化膜之形成方法等所決定 本纸張尺度適用中國國家標準（CNS ) A4規格U10'X 297公釐） -22 - I If— — 1 »^i In - n ϋ I- - I ^^1 ^^1 (請先閲讀背面之注意事項再填寫本頁)
4471 AO A7 __B7_五、發明説明io ) 之本質電荷量Q : ’降低相當於在隧道氧化膜之形成後之製 造過程通過隧道氧化膜之電荷量Qp ( Process-Induced Charge )之份量。其結果’與上述通過電荷量Q h fl之大小 有關連之快閃型E E P R 0M之可寫入/抹除次數有其限 度，並有發生資料保持特性劣化之可能性。 從第1 4圖可以看出，浮置閘極之劑量在1 X 1 ο11 cm-2〜5 X 1 〇15cm-2之範圍內時，通過電荷量 Q b d不會降低’寫入/抹除次數及資料保持特性良好。 (g )第1 5圖表示記憶格之資料保持特性，及浮置 閘極之劑量之關係。實驗所用之樣品|係與實驗（d )所 用之樣品一樣之1 M b i t之快閃型E E P R 〇 Μ。 實驗係在樣品寫入資料後，在2 5 0 °C之恒溫槽保持 一疋之樣品溫度’问時出資料保持率。 從第1 5圖可以看出，浮置閘極之劑量在1 X 1 〇 1 1 cm 2〜5 X 1 015cm 2之範圍內時’資料保持特性 不會降低。 以上係對本發明之實施形態進行說明，但本發明並不 限定如此，可以在本發明技術思想之範圍內取各種型態。 (请先閱讀背面之注意事項再填寫本買) 訂 經濟部智慧財度局員工消費合作杜印製 本紙乐尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）_ 23 ·

Claims (1)

  1. 4
    經濟部智慧財產局員1消費合作杜印製 六、申請專利範圍 第87 1 1 654 1號專利申請案 中文申請專利範圍修正本 民國9 0年5月修正 1 . 一種非揮發性半導體記憶裝置，含有： 半導體基板；以及 包含：形成在上述半導體基板內之雜質擴散層構成之 源極區域及汲極區域；形成在上述半導體基板上之隧道絕 緣層.以及’堆暨形成在此險道絕緣層上之浮置闊極，介 電體層及控制閘極構成之堆疊構造之閘電極之記憶電晶體 » 上述浮置閘極係由雜質濃度1 X 1 〇 1 9〜1 X 1 〇 2 0 cm 3之多晶矽層所構成。 2 .如申請專利範圍第1項之非揮發性半導體記憶裝 置，上述雜質之濃度爲lxl〇ls〜5xl〇19cm 3。 3 .如申請專利範圍第1項之或第2項之非揮發性半 導體記憶裝置， 構成上述浮置間極之多晶政層之雜質濃度爲C F e，構 成上述控制閘極之多晶砂層之雜質濃度爲C c c;時，可以成 立下式， 0 · 3 X CfG^CcgSO . 8 X C F G 〇 4 如申§靑專利範圍第i項至第3項中任一*項之非揮 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公沒〉 n »1 n 1 n I —ί n n . n I n n t— u-i-r-SJ I ^ ^ ***丨^ {請先閱讀背面之ii意事項再填寫本頁) 447140 經濟部智慧財產局員工消費合作社印製 A8 R8 CS D8 六、申請專利範圍 發性記憶裝置， 上述源極區域與上述浮置閘極重疊之區域，爲上述浮 置閘極之底面之2 5〜4 5 %。 5 ·如申請專利範圍第1項至第4項中任一項之非揮 發性記憶裝置， 上述源極區域係由，雜質濃度較高之第1擴散區域， 及存在於此第1擴散區域外側，且雜質濃度較此第1擴散 區域爲低之第2擴散區域，所構成。 6 . —種非揮發性半導體記憶裝置之製造方法，含有 下列過程（a )至過程（c )。 (a )至少在記憶電晶體形成區域之半導體基板上形 成，隧道絕綠層及浮置閘極用之第1多晶矽層，介電體層 及控制閘極用之第2多晶矽層之過程； (b )形成上述第2多晶矽層，上述介電體層及上述 第1多晶矽層之圖型，藉此形成由浮置閘極，介電體層及 控制閘極構成之堆疊構造之閘電極之過程；以及， (c )在上述半導體基板摻進雜質，以形成源極區域 及汲極區域之過程， 在上述過程（a )，上述第1多晶砂層係以1 X 1 019〜1 X 1 02°cm-3之濃度摻進雜質。 7 .如申請專利範圍第6項之非揮發性半導體記憶裝 置之製造方法， 上述雜質之濃度爲1 X 1 019〜5x 1 019cm — 3 8 .如申請專利範圍第6項之非揮發性半導體記憶裝 1 I 1 - - n 1 1 · 1 i i # I l - - n n [ n 一-OJI I ϋ l n I 1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公芨> -2- 447140 A8 R8 CS D8 六、申請專利範圍 置之製造方法， . (請先Μ讀背面之注t事項再填寫本頁> 上述第1多晶矽層係在1多晶矽層以1 X 1 〇 1 4〜1 X 1 〇 1 5 c m - 2之劑量摻進雜質離子而形成。 9 .如申請專利範圍第8項之非揮發性半導體記憶裝 置之製造方法， 上述第1多晶砍層係在多晶砂層以1 X 1 ◦ η _〜5 X 1 ◦ 1 5 c m _ 2之劑量摻進雜質離子而形成。 1〇.如申請專利範圍第6項至第9項中任一項之非 揮發性半導體記憶裝置之製造方法， 構成上述浮置閘極之多晶矽層之雜質濃度爲C F。，構 成上述控制閘極之多晶矽層之雜質濃度爲Cc:。時，可以成 立下式 0 · 3 X CfG^ CcG^O . 8 ^ C F G 0 1 1 .如申請專利範圍第6項至第1 0項中任一項之 非揮發性半導體記憶裝置之製造方法， 經濟部智慧財產局員工消費合作社印製 上述源極區域由，雜質濃度較高之第1擴散區域，以 及，存在於此第1擴散區域之外側，且雜質濃度較此第1 擴散區域爲低之第2擴散區域，所構成。 1 2 .如申請專利範圍第6項至第1 1項中任一項之 非揮發性半導體裝置之製造方法， 進一步在上述過程（C )之前，至少含有，形成覆蓋 上述隧道絕緣層，上述閘電極之露出面之保護用氧化膜之 表紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐) Γ3Τ /14 7 14 0 A8 R8 C8 D8 六、申請專利範圍 過程（d )。 . 1 3 .如申請專利範圍第1 2項之非揮發性半導體言己 憶裝置之製造方法， 在上述過程（d )，上述保護用氧化膜中，至少不形 成上述閘電極之側壁部分之保護用氧化膜。 ------------ ----------訂---I-----? · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作杜印製 表紙張尺度適用_國國家標準（CNS)A4規格（210 X 297公釐） -4 -
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218689B1 (en) * 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
EP1150348A1 (en) * 2000-04-26 2001-10-31 Lucent Technologies Inc. A process for fabricating an integrated circuit that has embedded dram and logic devices
US6762132B1 (en) 2000-08-31 2004-07-13 Micron Technology, Inc. Compositions for dissolution of low-K dielectric films, and methods of use
KR100466187B1 (ko) * 2002-05-17 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀
KR100953066B1 (ko) * 2003-06-30 2010-04-13 주식회사 하이닉스반도체 플래쉬 메모리 셀
TW200537573A (en) * 2004-04-23 2005-11-16 Ulvac Inc Thin-film transistor and production method thereof
US7939440B2 (en) * 2005-06-15 2011-05-10 Spansion Llc Junction leakage suppression in memory devices
KR20090058685A (ko) * 2007-12-05 2009-06-10 박근성 일회용 생분해성 용기 및 그 제조방법
US20120094450A1 (en) * 2010-10-19 2012-04-19 Eon Silicon Solution Inc. Manufacturing method of multi-level cell nor flash memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885134B2 (ja) * 1995-06-15 1999-04-19 日本電気株式会社 半導体メモリ装置の製造方法
JP3157092B2 (ja) * 1995-06-20 2001-04-16 沖電気工業株式会社 不揮発性半導体記憶装置の製造方法

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