KR20010076467A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 본 발명에서는, 메모리 셀 어레이 영역에 랜딩 패드를 형성하는 과정에서 주변회로 영역에 제1저항소자를 형성하고, 캐패시터 상부전극을 형성하는 과정에서 제2저항소자를 형성한다. 상기 제1저항소자 및 제2저항소자의 길이를 적절히 조절함으로써 회로 동작에 필요한 고저항은 충분히 확보하면서도 고집적화에 유리한 반도체 메모리 장치를 구현하게 된다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 저항 소자의 길이는 충분히 확보하면서도 집적도를 보다 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성의 램(RAM : Random Access Memory)제품과 비휘발성의 롬(ROM ; Read Only Memory)제품으로 크게 구분할 수 있다. 램 제품중에서 특히 하나의 억세스 트랜지스터와 하나의 캐패시터로 단위셀이 구성되는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열되는 메모리 셀 어레이 영역과 상기 메모리 셀 어레이 영역의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 주변 회로 영역으로 구성된다. 이러한 메모리 셀은 워드라인으로 불리는 행 방향 신호선과 비트라인으로 불리는 열 방향 신호선의 쌍방을 선택함으로써 구동시킬 수 있다. 주변 회로 영역에는 메모리 셀을 구동시키기 위한 트랜지스터, 다이오드 및 저항 소자 등의 여러 소자들이 형성되는데, 주로 도전층이나 트랜지스터를 저항 소자로 사용하고 있다.
종래에 폴리실리콘 게이트를 사용하였을 때에는 상기 폴리실리콘 게이트를 금속 콘택이나 비트라인 콘택을 이용해 저항 소자로 사용하였으나, 게이트의 저항을 낮추기 위하여 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 게이트를 사용하기 시작한 후부터는 게이트의 단위 면 저항이 낮아 이를 저항 소자로 사용하기에 부적합하게 되었다. 따라서, 현재는 폴리실리콘으로 형성하는 캐패시터의 플레이트 전극을 저항 소자로 사용하고 있다.
도 1은 종래의 DRAM 장치의 메모리 셀 어레이 영역 및 주변 회로 영역을 도시한 단면도이다.
도면을 참조하면, 필드 산화막(12)에 의해 활성 영역 및 필드 영역이 구분되어 있는 반도체 기판(10)의 메모리 셀 어레이 영역에 게이트 절연막(도시하지 않음), 다결정 실리콘막(14), 금속 실리사이드막(16) 및 스페이서 절연막(18)으로 이루어진 게이트 영역을 형성한다. 그리고 상기 게이트 영역 양측의 기판 표면에 트랜지스터의 소오스/드레인으로서 기능하는 불순물 확산영역(도시하지 않음)을 형성함으로써 억세스 트랜지스터를 완성한다.
그리고 나서, 상기 게이트 영역 사이에 랜딩 패드(20)를 형성한 뒤, 산화막등을 증착하여 제1층간절연막(22)을 형성한다. 이어서, 상기 제1층간절연막(22)에 사진 및 식각공정을 실시하여 상기 억세스 트랜지스터의 불순물 확산영역중 드레인 영역과 접촉하고 있는 랜딩 패드(20)를 노출시키는 개구를 형성한 뒤, 다결정 실리콘(24), 텅스텐 실리사이드(26) 및 반사방지막(28)을 차례로 증착하여 비트라인을 형성한다.
상기 결과물의 상부에 산화막등을 증착하여 제2층간절연막(30)을 형성한 뒤, 상기 억세스 트랜지스터의 불순물 확산영역중 소오스 영역과 접촉하고 있는 랜딩패드(21)를 노출시키는 개구를 형성한다. 이어서, 상기 개구가 형성되어 있는 결과물에 캐패시터 하부전극으로서 기능하는 반구형 실리콘막(32), 층간유전막으로서 기능하는 오엔오등의 고유전체막(34) 및 캐패시터 상부전극으로서 기능하는 다결정 실리콘막(36a)을 형성하여 캐패시터를 완성한다. 이때, 상기 캐패시터 상부전극을 형성하기 위한 다결정 실리콘막을 주변회로 영역에 남겨 길이 "A"의 저항소자(36b)를 형성한다.
계속해서, 상기 결과물의 전면 상부에 산화막등을 증착하여 제3층간절연막(38)을 형성한다.
상술한 바와 같이, 종래에는 캐패시터의 상부전극으로서 기능하는 다결정 실리콘막을 주변회로 영역에 잔류시켜 이를 저항소자로서 이용한다. 그러나, 종래에는 회로 동작에 필요한 고저항을 얻기 위해서 칩 면적대비 매우 큰 면적의 길이를 가져야 하므로 이는 후속하는 금속 배선을 형성하기 위한 사진 공정의 마진을 부족하게 만드는 요인이 된다. 또한, 저항 소자의 길이 증가로 인하여 단위 회로 면적이 커지게 되고 이에 따라 전체 칩의 면적이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 저항 소자의 길이를 최소화시켜 집적도를 보다 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 저항 소자 형성시 후속 공정의 마진을 확보할 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 회로 동작에 필요한 고저항은 확보하면서도 집적도는 보다 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명에서는, 메모리 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 메모리 장치의 제조 방법에 있어서: 억세스 트랜지스터가 형성되어 있는 반도체 기판에 제1도전막을 증착한 뒤, 이를 패터닝하여 상기 메모리 셀 어레이 영역에는 억세스 트랜지스터의 소오스 및 드레인 영역에 접촉하는 랜딩 패드를 형성하고, 주변회로 영역에는 제1저항소자를 형성하는 단계와; 상기 결과물의 상부에 층간절연막을 형성한 뒤, 상기 억세스 트랜지스터의 소오스 또는 드레인 영역에 접촉하는 캐패시터의 하부전극 및 고유전체막을 형성하는 단계와; 상기 고유전체막이 형성되어 있는 결과물의 전면 상부에 제2도전막을 증착한 뒤, 이를 패터닝하여 메모리 셀 어레이 영역에는 캐패시터 상부전극을 형성하고 주변회로 영역에는 제2저항소자를 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1도전막 및 제2도전막은 다결정 실리콘막으로 형성한다.
또한 바람직하게는, 상기 제1저항소자와 제2저항소자는 수평방향으로 일정 간격 이격되도록 형성한다.
또한 상기 목적들을 달성하기 위하여 본 발명에서는, 메모리 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 장치에 있어서: 메모리 셀 어레이 영역에 형성되어 있는 억세스 트랜지스터의 불순물 확산영역에 접촉하는 랜딩 패드 제조시 주변회로 영역에 형성시킨 제1저항소자와; 메모리 셀 어레이 영역에 캐패시터 상부전극 제조시 주변회로 영역에 형성시킨 제2저항소자를 구비함을 특징으로 하는 반도체 메모리 장치를 제공한다.
도 1은 종래의 DRAM 장치의 메모리 셀 어레이 영역 및 주변 회로 영역을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 메모리 셀 어레이 영역 및 주변회로 영역을 구비하는 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 다결정 실리콘막 106 : 금속 실리사이드막
108 : 스페이서 절연막 110a, 110b : 랜딩 패드, 제1저항소자
112 : 제1층간절연막 114 : 다결정 실리콘막
116 : 텅스텐 실리사이드막 118 : 반사방지막
120 : 제2층간절연막 122 : 스토리지 전극
124 : 고유전체막 126a, 126b : 플레이트 전극, 제2저항소자
128 : 제3층간절연막
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 메모리 셀 어레이 영역 및 주변회로 영역을 구비하는 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 실시하여 반도체 기판(100)을 활성 영역과 필드 영역으로 구분하기 위한 필드 산화막(102)을 형성한다. 이어서, 상기 반도체 기판(100)의 메모리 셀 어레이 영역의 상부에 게이트 절연막(도시하지 않음), 다결정 실리콘막(104) 및 금속 실리시이드막(106)을 형성한다. 그리고 나서, 상기 게이트 절연막, 다결정 실리콘막(104) 및 금속 실리사이드막(106)을 둘러싸는 스페이서 절연막(108)을 형성하여 게이트 영역을 형성한 뒤, 통상의 이온주입 공정에 의해 게이트 영역의 양측 기판 표면에 소오스/드레인 영역들(도시하지 않음)을 형성함으로써 억세스 트랜지스터를 형성한다.
계속해서, 상기 억세스 트랜지스터가 형성되어 있는 반도체 기판(100)의 상부에 도전막을 약 500Å 내지 5000Å, 보다 바람직하게는 약 2000Å 두께로 증착한 뒤, 사진 및 식각공정을 실시하여 메모리 셀 어레이 영역에 랜딩 패드(110a,111a)를 형성한다. 이러한 랜딩 패드(110a)를 통해 후속의 공정을 통해 형성되어질 비트라인 및 캐패시터 하부전극이 각각 억세스 트랜지스터의 드레인 영역 및 소오스 영역과 전기적으로 연결된다.
한편, 종래에는 상기 도전막을 메모리 셀 어레이 영역의 랜딩 패드로서만 이용하였는데, 본 발명에서는 상기 도전막을 주변회로 영역에 일부 잔류시켜 길이 "B"의 제1저항소자(110b)를 형성한다. 바람직하게는, 상기 제1저항소자(110b)는 식각공정시 활성영역이 손상되는 것을 방지하게 위하여 필드 산화막(102) 상부에 형성한다. 이와 같이, 랜딩 패드용 도전막을 이용하여 주변회로 영역에 제1저항소자(110b)를 형성할 경우, 종래에 비하여 회로 동작에 필요한 저항을 보다 확보할 수 있는 장점이 있다.
도 2b를 참조하면, 상기 제1저항소자(110b)가 형성되어 있는 반도체 기판(100) 전면 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하여 제1층간절연막(112)을 형성한다. 그리고 나서, 상기 메모리 셀 어레이 영역의 랜딩 패드중 드레인 영역과 접촉되어 있는 랜딩 패드(110a)를 노출시키는 개구를 형성한 뒤, 다결정 실리콘막(114), 텅스텐 실리사이드막(116) 및 반사방지막(anti-reflection layer;118)을 차례로 형성하여 비트라인(119)을 형성한다. 이어서, 상기 비트라인(119)이 형성된 결과물의 상부에 CVD방법으로 PSG, BPSG 또는 USG등을 증착하여 제2층간절연막(120)을 형성한 뒤, 사진 및 식각 공정을 실시하여 상기 억세스 트랜지스터의 소오스 영역에 접촉되어 있는 랜딩 패드(111a)를 노출시키는 개구를 형성한다. 이어서, 상기 개구가 형성되어 있는 결과물의 상부에 도핑된 폴리실리콘을 증착한 뒤, 이를 사진식각 공정으로 패터닝하여 캐패시터의 하부전극으로서 기능하는 스토리지 전극을 형성한다. 여기서, 보다 바람직하게는, 상기 도핑된 폴리실리콘 패턴에 "Extened Abstracts of the International Conference on Solid State Device and Materials"의 제422쪽 내지 424쪽 또는 미합중국 특허번호 제 5,385,863호등에 상세히 개시되어 있는 반구형 실리콘(Hemi Spherical Grain ; 이하 "HSG" 라 칭함) 스토리지 전극 제조 방법을 적용하여 굴곡형의 스토리지 전극(122)을 형성한다.
계속해서, 상기 스토리지 전극(122) 상부에 오엔오(Oxide-Nitride-Oxide)등의 고유전율을 가지는 물질막으로 고유전체막(124)을 형성한다.
도 2c를 참조하면, 상기 고유전체막(124)이 형성되어 있는 결과물의 상부에 다결정 실리콘막을 약 500Å 내지 5000Å, 보다 바람직하게는 약 2000Å 두께로 증착한 뒤, 사진 및 식각공정을 실시하여 캐패시터 상부전극으로서 기능하는 플레이트 전극(126a)을 형성한다.
이때, 상기 플레이트 전극(126a)를 형성하기 위한 다결정 실리콘막을 이용하여 주변회로 영역에 길이 "C"의 제2저항소자(126b)를 형성한다. 여기서, 상기 제1저항소자(110b) 및 제2저항소자(126b)에는 후속의 공정을 통해 금속 배선을 연결하여야 하므로 제1저항소자(110b)와 제2저항소자(126b)는 수평방향으로 일정 간격 이격되도록 형성하는 것이 바람직하다.
본 발명에서는 상기 랜딩 패드(110a,111a) 형성시 주변회로 영역에 이미 제1저항소자(110b)를 확보한 상태이므로 종래의 저항소자(36b)에 비하여 제2저항소자(126b)를 보다 짧게 형성하여도 종래와 동일하거나 오히려 더 높은 고저항을 얻을 수 있다. 또한, 종래에는 회로 동작에 필요한 고저항을 얻기 위하여 필요에 따라서는 저항소자(36b)의 길이를 증가시켜야 했으므로 반도체 장치의 집적도가 저하되는 문제점이 있었으나, 본 발명에서는 두 개의 저항소자(제1저항소자, 제2저항소자)를 형성하므로 필요한 고저항을 얻어면서도 반도체 장치의 집적도를 향상시킬 수 있다.
즉, 종래의 저항소자(36b)의 길이 "A"와 본 발명의 제2저항소자(126b)의 길이 "C"를 동일하게 제조할 경우, 또 다른 제1저항소자(110b)로 인하여 본 발명에서는 종래에 비하여 보다 높은 저항을 얻을 수 있다. 그리고, 제2저항소자(126b)의 길이 "C"를 종래에 비해 단축시키더라도 제1저항소자(110b)에 의해 단축된 제1저항소자(110b)의 길이만큼의 저항을 확보되므로 고집적화에 유리한 장점이 있다.
도 2d를 참조하면, 상기 제1저항소자(110b) 및 제2저항소자(126b)가 형성되어 있는 결과물의 전면 상부에 CVD방법으로 PSG, BPSG 또는 USG등을 증착하여 제3층간절연막(128)을 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 메모리 셀 어레이 영역의 랜딩 패드 제조에 이용되는 도전막을 이용하여 주변회로 영역에 제1저항소자를 형성하고, 캐패시터 상부전극 제조에 이용되는 도전막을 이용하여 주변회로 영역에 제2저항소자를 형성한다. 본 발명에서는 상기 두 개의 저항소자의 길이를 적절히 조절함으로써 회로 동작에 필요한 고저항은 얻으면서도 칩 내에서의 면적을 최소화하여 고집적화에 기여하는 한편, 후속 공정의 마진 또한 확보할 수 있는 효과를 얻을 수 있다.
Claims (8)
- 메모리 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 메모리 장치의 제조 방법에 있어서:억세스 트랜지스터가 형성되어 있는 반도체 기판에 제1도전막을 증착한 뒤, 이를 패터닝하여 상기 메모리 셀 어레이 영역에는 억세스 트랜지스터의 소오스 및 드레인 영역에 접촉하는 랜딩 패드를 형성하고, 주변회로 영역에는 제1저항소자를 형성하는 단계와;상기 결과물의 상부에 층간절연막을 형성한 뒤, 상기 억세스 트랜지스터의 소오스 또는 드레인 영역에 접촉하는 캐패시터의 하부전극 및 고유전체막을 형성하는 단계와;상기 고유전체막이 형성되어 있는 결과물의 전면 상부에 제2도전막을 증착한 뒤, 이를 패터닝하여 메모리 셀 어레이 영역에는 캐패시터 상부전극을 형성하고 주변회로 영역에는 제2저항소자를 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 제1도전막 및 제2도전막은 다결정 실리콘막임을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 캐패시터 하부전극 및 고유전체막을 형성하는 단계전에 억세스 트랜지스터의 드레인 또는 소오스 영역에 접촉하는 비트라인을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 제1저항소자와 제2저항소자는 수평방향으로 일정 간격 이격되도록 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 제1저항소자 및 제2저항소자는 약 500Å 내지 5000Å 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 6항에 있어서, 상기 제1저항소자 및 제2저항소자는 약 2000Å 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 메모리 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 장치에 있어서:메모리 셀 어레이 영역에 형성되어 있는 억세스 트랜지스터의 불순물 확산영역에 접촉하는 랜딩 패드 제조시 주변회로 영역에 형성시킨 제1저항소자와;메모리 셀 어레이 영역에 캐패시터 상부전극 제조시 주변회로 영역에 형성시킨 제2저항소자를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서, 상기 제1저항소자와 제2저항소자는 수평방향으로 일정 간격 이격되어 있음을 특징으로 하는 반도체 메모리 장치.
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