CN101203953A - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体衬底(10)的上方形成了铁电电容器(42)之后，形成直接覆盖铁电电容器(42)的阻挡膜(46)。其后，形成层间绝缘膜(48)并将其平坦化。接着，在层间绝缘膜(48)形成倾斜的沟槽。接着，在整个面上形成阻挡膜(50)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种适于具备铁电电容器的非易失性存储器的半导体器件及其制造方法。
背景技术
近年来，随着数码技术的发展，对大容量的数据进行高速处理或对其进行保存的倾向正在提高。为此，正需要在电子设备上使用的半导体器件的高集成化以及高性能化。
因此，为了实现半导体存储器件(DRAM)的高集成化，作为构成DRAM的电容元件的电容绝缘膜，采用铁电材料或者高电容率材料来替代硅氧化物或者硅氮化物的技术，正在进行广泛的研究和开发。
此外，关于为了实现能够在低电压并且高速进行写入动作以及读出动作的非易失性RAM，作为电容绝缘膜，采用了具有自发极化特性的铁电膜的铁电存储器(FeRAM)，也正在进行广泛的研究和开发。
铁电存储器利用铁电体的磁滞特性来存储信息。对于铁电存储器，在每个存储器单元中设置有作为一对电极间的电容器铁电膜具有铁电膜的铁电存储器。在铁电体中，根据电极间的施加电压而产生极化，即使施加电压被去除也会残留自然极化。此外，当施加电压的极性颠倒时，自然极化的极性也颠倒。因此，如果可以检测自然极化就能够读出信息。并且，铁电存储器中具有动作高速、耗电力低、写入/读出的耐久性优越等的特征。
但是，在铁电存储器的设计以及制造中，需要克服铁电电容器的电特性容易因从外部侵入的氢气和水分而劣化的性质。在具有由Pt膜构成的下部电极、由PbZr1-XTixO3(PZT)膜构成的铁电膜、和由Pt膜构成的上部电极的现有的铁电电容器中，当氢气分压为40Pa(0.3Torr)左右的环境为将衬底加热到200℃左右时，PbZr1-XTixO3膜的铁电特性几乎都会丧失。此外，当在铁电电容器吸附有水分的状态、或者有水分在铁电电容器的附近存在的状态下进行热处理时，铁电膜的铁电体特性会显著的劣化。
因此，到目前为止，在制造铁电存储器时，在形成了铁电膜之后，都选择执行在可能的程度下尽可能少产生水分并可以在低温下进行的处理。特别是，在形成层间绝缘膜时，通常选择使用氢产生量比较少的原料气体的CVD(Chemical Vapor Deposition)法等。
此外，提出有形成了覆盖铁电电容器的阻挡膜的结构、以及在铁电电容器的上方形成有阻挡膜的结构。作为阻挡膜，主要采用氧化铝膜。这是因为氧化铝膜具有防止氢以及水分扩散的功能。
但是，即使设置了阻挡膜，由于使用环境等问题也很难确保充分的氢阻挡性。此外，即使设置了抗潮环，也很难确保充分的氢阻挡性。
专利文献1：JP特开平9-293869号公报
专利文献2：JP特开2003-115545号公报
专利文献3：JP特开2001-210798号公报
专利文献4：JP特开2003-174145号公报
发明内容
本发明的目的在于，提供一种能够抑制伴随着氢等从外部侵入而发生的特性劣化的半导体器件及其制造方法。
本发明人为了解决上述课题而进行反复深入研究的结果想到了下述的发明的各种方式。
本发明的半导体器件，其特征在于，具有：多个铁电电容器，其形成在半导体衬底的上方；第一阻挡膜，其直接覆盖所述铁电电容器，用于防止氢或者水的扩散；层间绝缘膜，其形成在所述第一阻挡膜上；配线，其形成在所述层间绝缘膜上，并与所述铁电电容器连接，所述层间绝缘膜包含一个或者两个以上的第二阻挡膜，该第二阻挡膜从上方以及侧方覆盖所述多个铁电电容器中的至少一个，用于防止氢或者水的扩散，并且所述一个或者两个以上的第二阻挡膜，共同地覆盖所述多个铁电电容器。
本发明的半导体器件的制造方法，在半导体衬底的上方形成铁电电容器后，形成直接覆盖所述铁电电容器、并防止氢或者水的扩散的第一阻挡膜。接着，在所述第一阻挡膜上形成层间绝缘膜。然后，在所述层间绝缘膜上形成与所述铁电电容器连接的配线。并且，在形成所述层间绝缘膜时，通过形成一个或者两个以上的第二阻挡膜，其中该第二阻挡膜从上方以及侧方覆盖所述多个铁电电容器中的至少一个、并用于防止氢或者水的扩散，由此使所述一个或者两个以上的第二阻挡膜共同地覆盖所述多个铁电电容器。
附图说明
图1是示出利用本发明的实施方式的方法制造的铁电存储器(半导体器件)的存储单元阵列的结构的电路图。
图2A是按工序顺序表示本发明的第一实施方式的铁电存储器的制造方法的剖视图。
图2B是继图2A之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2C是继图2B之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2D是继图2C之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2E是继图2D之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2F是继图2E之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2G是继图2F之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2H是继图2G之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2I是继图2H之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2J是继图2I之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2K是继图2J之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图2L是继图2K之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图3是本发明的第二实施方式的铁电存储器的剖视图。
图4是本发明的第三实施方式的铁电存储器的剖视图。
图5是本发明的第四实施方式的铁电存储器的剖视图。
图6A是按工序顺序表示本发明的第一实施方式的铁电存储器的制造方法的剖视图。
图6B是继图6A之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图6C是继图6B之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图6D是继图6C之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图6E是继图6D之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图6F是继图6E之后，按工序顺序表示铁电存储器的制造方法的剖视图。
图6G是继图6F之后，按工序顺序表示铁电存储器的制造方法的剖视图。
具体实施方式
下面，参照附图对本发明的实施方式进行具体说明。图1是示出利用本发明的实施方式的方法制造的铁电存储器(半导体器件)的存储单元阵列的结构的电路图。
在该存储单元阵列中，设置有向一个方向延伸的多条位线3、以及沿着与位线3延伸方向相垂直的方向延伸的多条字线4和板极线5。此外，以与这些位线3、字线4以及板极线5构成的网格相匹配的方式，将铁电存储器的多个存储单元配置为阵列状。在各存储单元设置有铁电存储器(存储部)1和MOS晶体管(开关部)2。
MOS晶体管2的栅极与字线4相连接。此外，MOS晶体管2的一个源极/漏极与位线3相连接，另一个源极/漏极与铁电电容器1的一个电极连接。并且，铁电电容器1的另一个电极与板极线5相连接。另外，沿与字线4和板极线5延伸方向相同的方向排列的多个MOS晶体管2而共享各字线4和板极线5。同样地，在与位线3延伸方向相同的方向排列的多个MOS晶体管2共享各位线3。字线4以及板极线5延伸的方向、位线3延伸的方向，分别被称为行方向、列方向。但是，位线3、字线4及板极线5的配置并不限于上述情况。
在这样构成的铁电存储器的存储单元阵列中，根据在铁电电容器1上设置的铁电膜的极化状态来存储数据。
(第一实施方式)
接着，说明本发明的第一实施方式。但是，在这里为了方便起见，对半导体器件的剖面结构与其制造方法一起进行说明。图2A至图2L是按工序顺序表示本发明的第一实施方式的铁电存储器(半导体器件)的制造方法的剖视图。
首先，如图2A所示，利用例如LOCOS(Local Oxidation of Silicon：硅局部氧化)法，在硅衬底等半导体衬底10上形成划定元件区域的元件分离区域12。接着，利用离子注入法，通过导入掺杂杂质而形成阱14。接着，在元件区域形成该晶体管24，该晶体管具有栅极绝缘膜16、栅电极(栅极配线)18、绝缘膜19、侧壁绝缘膜20以及源极/漏极扩散层22。此外，该晶体管24相当于图1中的MOS晶体管2。
接着，在整个表面上，利用例如等离子体CVD(Chemical VaporDeposition：化学气相沉积)法，形成例如膜厚为200nm的SiON膜(氮氧化硅膜)。而且，利用等离子体TEOSCVD法在整个表面上形成例如膜厚为600nm的氧化硅膜。由这些SiON膜以及氧化硅膜构成层间绝缘膜26。接着，利用例如CMP法对层间绝缘膜26的表面进行平坦化处理。
接着，如图2B所示，利用光刻技术在层间绝缘膜26上形成到达源极/漏极扩散层22的接触孔32、和到达栅电极(栅极配线)18的接触孔(未图示)。接着，在整个表面上，例如利用溅射法来形成膜厚为20nm～60nm的Ti膜。其后，利用溅射法或者CVD法来形成膜厚为30nm～50nm的TiN膜。由Ti膜及TiN膜构成阻挡金属膜(未图示)。
接着，在整个表面上，例如利用CVD法来形成膜厚为500nm的钨膜(未图示)。利用CMP法研磨钨膜及阻挡金属膜直至层间绝缘膜26的表面露出。其结果是形成埋入到接触孔32等内部并含有钨的导体插件34。
接着，如图2C所示，在整个表面上，例如利用等离子体CVD法来形成膜厚为100nm的氧化防止膜28。形成例如SiON膜或者氮化硅膜作为氧化防止膜28。接着，在整个表面上，例如利用等离子体TEOSCVD法来形成膜厚为130nm的氧化硅膜30。接着，在氮气(N2)环境中进行热处理。例如，将热处理温度设为650℃，将热处理时间设为30～60分钟。
接着，如图2D所示，在整个表面上，利用例如溅射法或者CVD法来形成膜厚为20nm～100nm的氧化铝膜36a。另外，在整个表面上，利用例如溅射法来形成膜厚为100nm～300nm(例如175nm)的Pt膜36b作为下部电极膜。由氧化铝膜36a及Pt膜36b构成层积膜36。
接着，同样如图2D所示，在整个表面上，利用例如溅射法来形成铁电膜38。形成例如膜厚为100nm～250nm(例如150nm)的PZT膜来作为铁电膜38。另外，铁电膜38的形成方法不限定于溅射法。例如，也可以利用溶胶凝胶法、MOD(Metal Organic Deposition：金属有机物沉淀)法、MOCVD法等来形成铁电膜38。
接着，利用例如RTA(Rapid Thermal Annealing：快速退火)法在氧气环境中进行热处理。将热处理温度设为650℃～800℃(例如750℃)，将热处理时间设为30秒～120秒(例如60秒)。
接着，同样如图2D所示，利用例如溅射法或者MOCVD法来形成膜厚为25nm～75nm的IrOx膜40a。接着，在氩气及氧气环境中，例如在600℃～800℃，进行10秒～100秒的热处理。其结果是，构成铁电膜38的铁电材料完全结晶化，同时铁电膜38与IrOx膜40a之间的界面变得平滑(flat)。接着，利用例如溅射法或者MOCVD法来形成例如膜厚为150nm～250nm的IrOY膜40b。此时，为了阻止工序恶化，IrOY膜40b的氧元素组成比Y变得高于IrOx膜40a的氧元素组成比X。由IrOx膜40a及IrOY膜40b构成铁电电容器的上部电极膜40。
另外，上部电极膜也可以是三层结构。在形成三层结构的上部电极时，利用例如溅射法或者MOCVD法来形成膜厚为10nm～100nm(例如50nm)的第一IrOx膜，然后利用例如溅射法或者MOCVD法来形成膜厚为100nm～300nm的第二IrOY膜。此时，第二IrOY膜中的氧元素组成比变得高于第一IrOx膜的氧元素组成比。然后，利用例如溅射法或者MOCVD法来形成膜厚为20nm～100nm(例如75nm)的Ir膜。Ir膜的成膜温度例如设为450℃。Ir膜起到防止第一及第二IrOY膜的表面被还原，降低与在后面形成的导体插件之间的接触阻抗的作用。
接着，在整个表面上，利用例如旋涂法来形成光致抗蚀膜(未图示)，通过光刻而对光致抗蚀膜进行图案成形为铁电电容器的上部电极的平面形状。接着，对上部电极膜40进行蚀刻。作为蚀刻气体，可以使用例如氩气及氯气。其后，除去光致抗蚀膜。接着，在例如氧气环境中，在温度为400℃～700℃(例如650℃)，进行30～120分钟(例如60分钟)的热处理。该热处理用于防止在上部电极(已图案成形的上部电极膜40)的表面产生异常。
接着，接着，在整个表面上，利用例如旋涂法来形成光致抗蚀膜(未图示)，通过光刻而对光致抗蚀膜进行图案成形为电容绝缘膜的平面形状。接着，对铁电膜进行蚀刻。其后，除去光致抗蚀膜。接着，在例如氧气环境中，在温度为300℃～400℃(例如350℃)，进行30～120分钟(例如60分钟)的热处理。
接着，同样如图2D所示，利用例如溅射法或者CVD法来形成阻挡膜44。形成例如膜厚为20nm～150nm的氧化铝膜来作为阻挡膜44。形成氧化铝膜的方法虽不限定于溅射法或者CVD法，但优先采用MOCVD法以外的方法。接着，在氧气环境中，例如在400℃～600℃，进行30～120分钟的热处理。
接着，在整个表面上，利用例如旋转喷涂法来形成光致抗蚀膜(未图示)，通过光刻而对光致抗蚀膜进行图案成形为铁电电容器的下部电极的平面形状。接着，对阻挡膜44及下部电极膜36进行蚀刻。其结果形成下部电极。由已图案成形的上部电极膜46、铁电膜38及株电极膜36构成铁电电容器42，该铁电电容器42相当于图1中的铁电电容器1。此外，阻挡膜44以覆盖上部电极膜40及铁电膜38的方式残存下来。其后，除去光致抗蚀膜。接着，在例如氧气环境中，在温度为350℃～600℃，进行30～60分钟的热处理。
接着，在整个表面上，利用例如溅射法或者CVD法来形成阻挡膜46。例如形成膜厚为20nm～50nm的氧化铝膜来作为阻挡膜46。利用阻挡膜46来覆盖整个铁电电容器42。
在形成阻挡膜46后，在氧气环境中，例如在500℃～700℃，进行30～120分钟的热处理。其结果是，将氧元素被供给到铁电膜38，从而回复铁电电容器42的电特性。
接着，如图2E所示，在整个表面上，利用例如等离子体TEOSCVD法来形成例如膜厚为1500nm的由硅氧化物构成的层间绝缘膜48。形成氧化硅膜时作为层间绝缘膜48，使用例如TEOS气体、氧气及氦气的混合气体作为原料气体。另外，也可以形成例如具有绝缘性的无机膜等作为层间绝缘膜50。形成层间绝缘膜50后，例如利用CMP法对层间绝缘膜50的表面进行平坦化处理。
接着，如图2F所示，利用光刻技术，在层间绝缘膜48上形成到阻挡膜46为止的沟槽49。沟槽49的位置可以设置为将呈阵列状配置的所有的铁电电容器42围起来的形式，此外，也可以在多个部位形成将呈阵列状配置的铁电电容器42中的一个或者两个以上的铁电电容器包围起来的沟槽49。
此外，在本实施方式中，形成氧化铝膜作为阻挡膜46，因此，在形成沟槽49时，可以使用阻挡膜46作为蚀刻阻止膜。在没有形成这种氧化铝膜的情况下，可以将氧化防止膜28作为蚀刻阻止膜来使用。
并且，在本实施方式中，如图2F所示，继形成沟槽49之后使沟槽49的侧壁倾斜。在进行该加工时，进行例如利用了氩气的蚀刻。优选侧壁的倾斜角度为60℃以下。
接着，在利用N2O气体或者N2气体等而产生的等离子体环境中进行热处理。热处理结果是，在除去了层间绝缘膜48中的水分的同时，层间绝缘膜48的膜质发生变化，从而水分难以进入到层间绝缘膜48中。该热处理中的衬底温度例如为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。对置电极的间隙例如为7.62mm(0.3英寸)。施加的高频电力例如为525W。腔室内的气压例如约为400Pa(3Torr)。另外，在进行热处理之后，层间绝缘膜48暴露在利用N2O气体等产生的等离子体环境中。利用热处理，将存在于层间绝缘膜48中的水分除去。而且，当层间绝缘膜48暴露在利用N2O气体等产生的等离子体环境中时，层间绝缘膜48的膜质会发生变化，从而水分会难以进入到层间绝缘膜48中。
接着，如图2G所示，在整个表面上，利用例如溅射法或者CVD法来形成阻挡膜50。例如形成膜厚为50nm～100nm的氧化铝膜来作为阻挡膜50。在铁电电容器42的上方，在已被平坦化了的层间绝缘膜48上形成有阻挡膜50，因此阻挡膜50变得平坦。此外，阻挡膜50也形成在沟槽49内。此时，由于沟槽49的侧壁发生倾斜(例如60℃以上)，所以阻挡膜50以良好的覆盖率(coverage)大致均匀地形成。
接着，如图2H所示，在整个表面上，利用例如等离子体TEOSCVD法来形成层间绝缘膜52。形成例如膜厚为800nm～1000nm的氧化硅膜来作为层间绝缘膜52。另外，也可以形成SiON膜或者氮化硅膜等作为层间绝缘膜52。接着，通过例如CMP法，对层间绝缘膜52的表面进行平坦化处理。
接着，如图2I所示，利用光刻技术，在层间绝缘膜52、阻挡膜50及层间绝缘膜48上形成到达铁电电容器42的上部电极40为止的接触孔53、和到达铁电电容器42的下部电极36为止的接触孔(未图示)。
接着，在例如氧气环境中，在400℃～600℃下，进行30～120(60分钟)分钟的热处理。衬底温度例如为500℃～600℃。其结果是，氧元素被供给到铁电膜38，从而回复铁电电容器42的电气特性。另外，该热处理也可以在臭氧环境中进行而不在氧气环境中进行。即使在臭氧环境中进行热处理，氧元素也被供给铁电膜38，从而回复铁电电容器42的电气特性。
其后，如图2J所示，利用光刻技术，在层间绝缘膜52、阻挡膜50、层间绝缘膜48、阻挡膜46、氧化硅膜30及氧化防止膜28上，形成到达导体插件34为止的接触孔54。接着，进行利用了氩气的等离子体清洗。该结果是，除去了存在于导体插件34的表面上的自然氧化膜等。等离子体清洗的条件例如设定为将热氧化膜除去了10nm这样的条件。
接着，在整个表面上，利用例如溅射法形成膜厚为20nm～100nm的TiN膜(未图示)作为阻挡金属膜。接着，在整个表面上，利用例如CVD法形成膜厚为300nm～600nm的钨膜(未图示)。其后，利用例如CMP法，研磨钨膜及阻挡金属膜，直至层间绝缘膜52的表面露出为止。其结果是，如图2K所示，形成被埋入到接触孔53、54等内并含有钨的导体插件56。
接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，在研磨钨膜等时，除去了进入到层间绝缘膜52及50中的水分，同时层间绝缘膜52的膜质发生变化，从而水分难以进入到层间绝缘膜52中。此外，通过该热处理，层间绝缘膜52的表面被氮化，从而在层间绝缘膜52的表面上形成SiON膜(未图示)。该热处理中的衬底温度例如为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。对置电极的间隙例如为7.62mm(0.3英寸)。施加的高频电力例如为525W。腔室内的气压例如约为400Pa(3Torr)。接着，进行利用了氩气的等离子体清洗。该结果是，除去了存在于导体插件56的表面上的自然氧化膜等。等离子体清洗的条件例如设定为将热氧化膜除去了10nm这样的条件。
接着，利用例如溅射法，依次形成膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的AlCu合金膜、膜厚为5nm的Ti膜以及膜厚为70nm的TiN膜(均未图示)。其结果是，形成由Ti膜、TiN膜、AlCu合金膜、Ti膜及TiN膜构成的层叠膜。接着，利用光刻技术对层叠膜进行图案成形。其结果是，如图2L所示，形成由层叠膜构成的配线(第一金属配线层)58。
接着，利用例如高密度等离子体CVD(High Density Plasma enhancedChemical Vapor Deposition)法，形成膜厚为750nm的氧化硅膜60。接着，利用例如等离子体TESOCVD法，形成例如膜厚为1100nm的氧化硅膜62。使用例如TEOS气体和氧气及氦气的混合气体作为原料气体。另外，氧化硅膜60、62的形成方法不限定于上述内容。例如，也可以利用等离子体TEOSCVD法来形成氧化硅膜60及62双方。
接着，利用例如CMP法，对氧化硅膜62的表面进行平坦化处理。接着，在利用N2O气体等产生的等离子体环境中进行热处理。热处理结果是在除去了进入到氧化硅膜62及60中的水分的同时，氧化硅膜62及60的膜质发生变化，从而水分难以进入到氧化硅膜62及60中。该热处理中的衬底温度例如设定为350℃。
接着，利用光刻技术，在氧化硅膜62及60上形成到达配线58为止的接触孔63。其后，进行利用了氩气气体的等离子体清洗。该结果是，除去了存在于配线58的表面上的自然氧化膜等。等离子体清洗的条件例如设定为将热氧化膜除去了25nm这样的条件。
接着，利用例如溅射法，形成膜厚为10nm的Ti膜(未图示)。而且，利用例如MOCVD法，形成膜厚为3.5μm～7μm的TiN膜(未图示)。构成由Ti膜及TiN膜构成的阻挡金属膜。接着，利用例如CVD法形成膜厚为300nm～600nm的钨膜(未图示)。
接着，利用例如CMP法，研磨钨膜以及阻挡金属膜，直至氧化硅膜62的表面露出为止。其结果是，形成了被埋入到接触孔63内并含有钨的导体插件64。
接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，在研磨钨膜等时，除去了进入到氧化硅膜62及60中的水分，同时氧化硅膜62及60的膜质发生变化，从而水分难以进入到氧化硅膜62及60中。该热处理中的衬底温度例如为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。对置电极的间隙例如为7.62mm(0.3英寸)。施加的高频电力例如为525W。腔室内的气压例如约为400Pa(3Torr)。
接着，利用例如溅射法，依次形成膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的AlCu合金膜、膜厚为5nm的Ti膜以及膜厚为70nm的TiN膜(均未图示)。其结果是，形成由Ti膜、TiN膜、AlCu合金膜、Ti膜及TiN膜构成的层叠膜。接着，利用光刻技术对层叠膜进行图案成形。其结果是，形成由层叠膜构成的配线(第二金属配线层)66。
接着，利用例如高密度等离子体CVD法，形成膜厚为750nm的氧化硅膜68。接着，利用等离子体TESOCVD法，形成例如膜厚为1100nm的氧化硅膜70。另外，氧化硅膜68、70的形成方法不限定于上述内容。例如，也可以利用等离子体TEOSCVD法来形成氧化硅膜68及70双方。
接着，利用例如CMP法，对氧化硅膜70的表面进行平坦化处理。接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，在除去了氧化硅膜68及70中的水分的同时，氧化硅膜68及70的膜质发生变化，从而水分难以进入到氧化硅膜68及70中。该热处理中的衬底温度例如设定为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。对置电极的间隙例如为7.62mm(0.3英寸)。施加的高频电力例如为525W。腔室内的气压例如约为400Pa(3Torr)。
接着，利用光刻技术，在氧化硅膜68及70上形成到达配线66为止的接触孔72。其后，进行利用了氩气的等离子体清洗。该结果是，除去了存在于配线66的表面上的自然氧化膜等。等离子体清洗的条件例如设定为将热氧化膜除去了25nm的条件。
接着，利用例如溅射法，形成膜厚为10nm的Ti膜(未图示)。进而，利用例如MOCVD法，形成膜厚为3.5μm～7μm的TiN膜(未图示)。构成由Ti膜及TiN膜构成的阻挡金属膜。接着，利用例如CVD法形成膜厚为300nm～600nm的钨膜(未图示)。
接着，利用例如CMP法，研磨钨膜以及阻挡金属膜，直至氧化硅膜70的表面露出为止。其结果是，形成了被埋入到接触孔72内并含有钨的导体插件74。
接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，在研磨钨膜等时，除去了进入到氧化硅膜70及68中的水分，同时氧化硅膜70及68的膜质发生变化，从而水分难以进入到氧化硅膜70及68中。该热处理中的衬底温度例如为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。
接着，利用例如溅射法，依次形成膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的AlCu合金膜、膜厚为5nm的Ti膜以及膜厚为70nm的TiN膜(均未图示)。其结果是，形成由Ti膜、TiN膜、AlCu合金膜、Ti膜及TiN膜构成的层叠膜。接着，利用光刻技术对层叠膜进行图案成形。其结果是，形成由层叠膜构成的配线(第三金属配线层)76。
接着，利用例如高密度等离子体CVD法，形成膜厚为700nm的氧化硅膜78。另外，氧化硅膜78的形成方法不限定于上述内容。例如，可以利用等离子体TEOSCVD法来形成氧化硅膜78。
接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，除去了氧化硅膜78中的水分，同时氧化硅膜78的膜质发生变化，从而水分难以进入到氧化硅膜78中。该热处理中的衬底温度例如为350℃。N2O气体的流量为例如1000sccm。N2气体的流量为例如285sccm。
接着，利用例如CVD法，在氧化硅膜78上形成膜厚为500nm的氮化硅膜80。利用氮化硅膜80来阻断水分的入侵，从而防止因水分而导致的配线76、66及58等的腐蚀的弊端。
接着，利用光刻技术，在氮化硅膜80及氧化硅膜78上形成到达电极焊盘的开口部(未图示)。其后，利用例如旋涂法，形成例如膜厚为2μm～10μm的聚酰胺膜82。接着，利用光刻技术，在聚酰胺膜82上形成到达电极焊盘的开口部(未图示)。这样就完成了本实施方式的半导体器件。
这样制造出来的半导体器件中，在铁电电容器42和配线(第一金属配线层)58之间存在有阻挡膜50。
在表面有高度差的层间绝缘膜上形成了阻挡膜时，阻挡膜的覆盖性不太好，因此有时无法充分的防止氢在阻挡膜中扩散。当氢到达电容器的电介质膜上时，构成电介质膜的金属氧化物在氢的作用下被还原因而电容器的电气特性会劣化。
相对于此，在本实施方式中，由于在已平坦化了的层间绝缘膜48上形成有阻挡膜50，因此，在铁电电容器42的上方，阻挡膜50变得平坦。平坦的阻挡膜50的覆盖性能非常好，因此通过阻挡膜50可以可靠阻挡氢。并且，在本实施方式中，在配线(第一金属配线层)58的下方形成有阻挡膜50。因此，还可以通过阻挡膜50来防止在形成氧化硅膜62及60等时氢到达铁电电容器42的弊端。因此，根据本实施方式可以可靠地防止氢到达铁电膜38的现象，可以防止构成铁电膜38的金属氧化物被氢还原这种问题。因此，根据本实施方式可以可靠地防止铁电电容器42的电气特性的劣化。
此外，在本实施方式中，铁电电容器42被阻挡膜52间接地从侧方围住。因此，能够防止来自侧方的氢到达铁电膜38。此外，还可以可靠地防止呈阵列状配列的铁电电容器42中位于最外侧的器件的特性的劣化。
此外，在本实施方式中，在阻挡膜50上形成有层间绝缘膜52，在层间绝缘膜52上形成有配线58。因此，阻挡膜50的劣化通过层间绝缘膜52而被抑制，从而可以充分发挥阻挡膜50的功能。此外，由于在阻挡膜50上形成有层间绝缘膜52，因此，在用于形成配线58的图案成型时，可以防止蚀刻到阻挡膜50的情况发生。进而，对于配线58也可以获得高的信赖性。
此外，在本实施方式中，导体插件56不是直接连接在源极/漏极扩散层14上，而隔着导体插件34连接在源极/漏极扩散层14上。
假设想要将导体插件56直接连接在源极/漏极扩散层14上时，不仅仅是层间绝缘膜52及48等，也需要对阻挡膜50进行蚀刻，来形成到达源极/漏极扩散层14的接触孔。但是，氧化铝膜等阻挡膜50的蚀刻特性与层间绝缘膜52及48等有很大不同，所以不会给源极/漏极扩散层14带来损毁，从而形成上述接触孔非常困难。
相对于此，在本实施方式中，隔着导体插件34，因而不会给源极/漏极扩散层14带来损毁，就能够将配线58与源极/漏极扩散层14电性连接。因此，根据本实施方式，能够以很高的生产率制造信赖性高的半导体器件。
此外，在本实施方式中，在层间绝缘膜26上形成有氧化防止膜28。因此，在形成氧化硅膜30等时，可以防止导体插件34表面的氧化，可以将导体插件56与导体插件34之间的接触阻抗抑制为较低。
(第二实施方式)
接着，说明本发明的第二实施方式。图3是表示本发明的第二实施方式的铁电存储器(半导体器件)的剖视图。
在第二实施方式中，阻挡膜50由氧化铝膜50a以及氧化钛膜50b构成。氧化铝膜50a的厚度例如为20nm～50nm，氧化钛膜50b的厚度例如为20nm～100nm。另外，也可以形成氮化硅膜或者氧化钛膜等来替代氧化钛膜50b。
在制造第二实施方式的半导体器件时，与第一实施方式同样，在进行了直到形成沟槽49为止的一系列处理之后，依次形成氧化铝膜50a以及氧化钛膜50b。
其后，与第一实施方式同样，进行从层间绝缘膜52的形成开始，到焊盘开口部的形成为止的处理，从而完成半导体器件。
根据这样的第二实施方式，能够获得更高的氢阻挡性能。即，能够更可靠地防止氢到达铁电膜38这种问题。因此，能够进一步提高成品率。
另外，在形成阻挡膜50时，在层间绝缘膜48上形成了氧化钛膜50b之后，也可以在氧化钛膜50b上形成氧化铝膜50a。
(第三实施方式)
接着，说明本发明的第三实施方式。图4是表示本发明的第三实施方式的铁电存储器(半导体器件)的剖视图。
在第三实施方式中，在配线(第一金属配线层)58和配线(第二金属配线层)66之间形成有阻挡膜84，在配线(第二金属配线层)66和配线(第三金属配线层)76之间形成有阻挡膜86。即，在已平坦化了的氧化硅膜62上依次形成阻挡膜84及氧化硅膜65，并在其上形成配线66。此外，在已平坦化了的氧化硅膜70上依次形成有阻挡膜86及氧化硅膜71，并在其上形成有配线76。阻挡膜84及86为例如膜厚为50nm的氧化铝膜。此外，氧化硅膜65及71的膜厚例如为100nm。
在制造第三实施方式的半导体器件时，与第一实施方式同样，在进行了直到氧化硅膜62的平坦化处理为止的一系列处理之后，依次形成阻挡膜84及氧化硅膜65。其后，与第一实施方式同样，进行从配线66的形成开始，到氧化硅膜70的平坦化处理为止的一系列处理。接着，依次形成阻挡膜86及氧化硅膜71。
其后，与第一实施方式同样，进行从配线76的形成开始到焊盘开口部的形成为止的处理，从而完成半导体器件。
根据这种第三实施方式，形成更多的阻挡膜，因此能够获得更高的氢阻挡性能。因此，能够进一步提高成品率。
另外，阻挡膜84及86，与阻挡膜50同样，能够以包围铁电电容器42的方式形成。但是，当考虑工序数的增加、更深的沟槽的必要性及由阻挡膜50得到的充分的氢阻挡性能等问题时，优先使阻挡膜84及86为平坦的膜。
(第四实施方式)
接着，说明本发明的第四实施方式。图5是表示本发明的第四实施方式的铁电存储器(半导体器件)的剖视图。
在第四实施方式中，相对于第三实施方式，在配线(第三金属配线层)76的上方形成有阻挡膜90。即，在氧化硅膜78上形成有已平坦化了的氧化硅膜88，并在该氧化硅膜88上形成有阻挡膜90。而且，在阻挡膜90上形成有氧化硅膜等绝缘膜92，在绝缘膜92上，与第一实施方式同样，形成有氮化硅膜80及聚酰胺膜82。另外，阻挡膜90为例如膜厚为50nm左右的氧化铝膜。绝缘膜92的膜厚例如为100nm。
在制造第四实施方式的半导体器件时，与第三实施方式同样，在进行了直到形成氧化硅膜78为止的一系列处理之后，形成至少填埋氧化硅膜78的凹处的厚度的氧化硅膜88。接着，对氧化硅膜88的表面进行平坦化处理。然后，在氧化硅膜88上依次形成阻挡膜90及绝缘膜92。由于在已平坦化了的氧化硅膜88上形成有阻挡膜90，所以阻挡膜90变得平坦。
其后，与第三实施方式同样，进行从氮化硅膜92的形成开始，到焊盘开口部的形成为止的处理，从而完成半导体器件。
根据这种第四实施方式，在最上层的配线76的上方还形成有平坦的阻挡膜90，因此可以获得更高的氢阻挡性能。因此，能够进一步提高成品率。
(第五实施方式)
接着，说明本发明的第五实施方式。在第一～第四实施方式中，铁电电容器42的结构为平面型的，但是在第五实施方式中，设置结构为堆叠型的铁电电容器。下面，对第五实施方式进行详细说明，为了方便，对于其剖面结构，与其制造方法一起进行说明。图6A以及图6G是表示本发明的第五实施方式的铁电存储器(半导体器件)的制造方法的剖视图。
在本实施方式中，首先，如图6A所示，在硅衬底等半导体衬底31 1的表面形成阱312。接着，在半导体衬底311的表面上利用STI(shallow trenchisolation：浅沟道隔离)形成元件分离区域313。接着，在阱312的表面上形成栅极绝缘膜314、栅电极315、间隙膜316、侧壁317、源极/漏极扩散层318及硅化物层319，由此形成MOS晶体管320作为开关元件。该MOS晶体管320相当于图1的MOS晶体管2。另外，在各MOS晶体管320形成用于源极以及漏极的两个源极/漏极扩散层318。其中一方在两个MOS晶体管320之间被共享。
接着，在整个表面上以覆盖MOS晶体管320的方式形成氮氧化硅膜321(厚度：200nm)，而且，在整个表面上形成氧化硅膜322(厚度：1000nm)作为层间绝缘膜，利用CMP(化学机械研磨)等对氧化硅膜322进行平坦化处理。氮氧化硅膜321是用于防止在形成氧化硅膜322时的栅极绝缘膜314等的氢劣化而形成的。其后，通过在氧化硅膜322及氮氧化硅膜321上形成到达各硅化物层319的接触孔，由此将插件接触部开口。并且，在接触孔内形成胶膜323后，利用例如CVD法填埋W膜，进行CMP来平坦化，由此形成导体插件324。
接着，如图6B所示，在氧化硅膜322上，例如用溅射法形成铱膜。作为此时的条件，例如将衬底温度设定为500℃、将成膜功率设定为1kW、将氩气的流量设定为100sccm，将腔室内的压力设定为0.35Pa、将成膜时间设定为176秒。其结果是，能够获得厚度为250nm程度的铱膜325。
接着，在铱膜325上例如用溅射法形成氧化铱膜326。作为此时的条件，例如将衬底温度设定为50℃、将成膜功率设定为1kW、将氩气的流量设定为60sccm，将氧气的流量设定为60sccm，将腔室内的压力设定为0.37Pa、将成膜时间设定为10秒。其结果是，能够获得厚度为28nm左右的氧化铱膜326。
接着，在氧化铱膜326上例如利用溅射法形成铂膜327。作为此时的条件，例如，将衬底温度设定为350℃、将成膜功率设定为1kW、将氩气的流量设定为100sccm、将腔室内的压力设定为0.38Pa、将成膜时间设定为8秒。其结果是，能够获得厚度为15nm左右的铂膜327。
其后，在铂膜327上利用例如溅射法形成铂氧化物膜328。作为此时的条件，例如，将衬底温度设定为350℃、将成膜功率设定为1kW、将氩气的流量设定为36sccm、将氧气的流量设定为例如144sccm，将腔室内的压力设定为6.2Pa、将成膜时间设定为22秒。其结果是，能够获得厚度为25nm左右的铂氧化物膜328。然后，在铂氧化物膜328上利用例如溅射法形成铂膜329。作为此时的条件，例如将衬底温度设定为100℃、将成膜功率设定为1kW、将氩气的流量设定为100sccm、将腔室内的压力设定为0.4Pa、将成膜时间设定为32秒。其结果是，能够获得厚度为50nm左右的铂膜329。
由这些铱膜325、氧化铱膜326、铂膜327、铂氧化物膜328及铂膜329构成阻挡金属膜及下部电极膜。也可以使用下述的层叠体作为阻挡金属膜及下部电极膜。例如，可以使用(a)在Ir膜上形成有Ti膜的层叠体、(b)在Ir膜上依次形成有Ti膜及TiAlN膜的层叠体、(c)在Pt膜上形成有Ti膜的层叠体、(d)在Pt膜上形成有IrO2膜的层叠体、(e)在Pt膜上形成有RuO2膜的层叠体、(f)在Pt膜上形成有LSCO((La1-XSrX)CuO3)膜的层叠体、(g)在Pt膜上依次形成有Ti膜及TiAlN膜的层叠体等。就是说，能够使用金属或者金属氧化物的、单膜以及层叠导电性膜，其中该金属或者金属氧化物包含从由Pt、Ir、Ru、Rh、Re、Os、Pd、SrRuO3以及TiAlN组成的群中选择的至少一种。
在形成了上述的层叠体之后，例如在750℃在氩气环境中实施60秒急速加热处理(RTA)，由此使铂膜329结晶化。接着，如图6C所示，在铂膜329上利用例如溅射法形成例如PLZT((Pb，La)(Zr，Ti)O3)膜330，并对其进行结晶化退火。PLZT膜330还可以利用例如MOCVD法来形成，但是在利用MOCVD法时，优先将下部电极膜的结构变成其他的结构。
在结晶化退火后，在PLZT膜330上利用溅射形成上部电极膜331。上部电极膜331由例如相互组成不同的两层氧化铱膜构成。在形成第一层氧化铱膜时，例如将衬底温度设为室温，将成膜功率设为2kW，将氩气的流量设为100sccm，将氧气的流量设为59sccm。并且，第一层氧化铱膜例如设定为50nm左右。在形成了第一层氧化铱膜之后，进行退火，其后，形成第二层氧化铱膜。第二层氧化铱膜设定为例如75至125nm左右。接着，清洗半导体衬底(晶片)311的背面(内侧面)。
并且，在上部电极膜331上利用例如溅射法形成铱粘合膜(掩模粘合膜)332。作为此时的条件，例如将衬底温度例如设定为400℃以上、将氩气的流量设定为100sccm、将成膜功率设定为1kW、将成膜时间设定为7秒。其结果是，能够获得厚度为10nm左右的铱粘合膜332。形成铱粘合膜332后，在对上部电极膜331、PLZT膜330、铂膜329、铂氧化物膜328、铂膜327、氧化铱膜326及铱膜325进行图案成形时，依次形成作为硬掩模使用的氮化钛膜(未图示)及使用了TEOS的氧化硅膜(未图示)。氮化钛膜例如在200℃下形成，其厚度为200nm左右。此外，氧化硅膜例如在390℃下形成，其厚度为390nm左右。
接着，通过对氧化硅膜及氮化钛膜进行图案成形，仅在形成堆叠型的铁电电容器的预定区域中形成硬掩模。接着，使用作为硬掩模使用的氧化硅膜以及氮化钛膜的图案成形以及蚀刻技术，对铱粘合膜332、上部电极膜331、PLZT膜330、铂膜329、铂氧化物膜328、铂膜327、氧化铱膜326及铱膜325一并进行加工，由此，如图6D所示，形成堆叠结构的铁电电容器。该铁电电容器相当于图1中的铁电电容器1。其后，除去硬掩模(氧化硅膜以及氮化钛膜)。接着，在氧气环境中进行例如300℃～500℃、30～120分钟的热处理。
接着，在整个表面上，利用例如溅射法或者CVD法形成阻挡膜335。例如利用溅射法或者CVD法形成膜厚为20nm的氧化铝膜而作为阻挡膜335。接着，为了回复因成膜或蚀刻工序等中给PLZT膜330带来的损伤而实施回复退火。例如在氧气环境中，进行例如500℃～700℃、30～120分钟的热处理。
接着，在整个表面上，利用例如等离子体TEOSCVD法形成由例如膜厚为1500nm的硅氧化物膜构成的层间绝缘膜336。形成氧化硅膜而作为层间绝缘膜336时，例如使用TEOS气体、氧气及氦气的混合气体而作为原料气体。另外，例如也可以形成具有绝缘性的无机膜等作为层间绝缘膜336。形成层间绝缘膜336后，利用例如CMP法对层间绝缘膜336的表面进行平坦化处理。
接着，如图6E所示，利用光刻技术，在层间绝缘膜336上形成到达阻挡膜335为止的沟槽337。沟槽337的位置可以设置为将例如呈阵列状配置的所有的铁电电容器围起来的形式，此外，也可以在多个部位形成将呈阵列状配置的铁电电容器中的一个或者两个以上的铁电电容器包围起来的沟槽337。
另外，在本实施方式中，形成有氧化铝膜作为阻挡膜335，因此，可以在形成沟槽337时，使用阻挡膜335作为蚀刻阻止膜。
并且，在本实施方式中，如图6E所示，继形成沟槽337之后使沟槽337的侧壁倾斜。在该加工过程中，进行例如利用了氩气的蚀刻。优选侧壁的倾斜角度为60℃以下。
接着，在利用N2O气体或者N2气体等产生的等离子体环境中进行热处理。热处理结果是，在除去了层间绝缘膜336中的水分的同时，层间绝缘膜336的膜质发生变化，从而水分难以进入到层间绝缘膜336中。
其后，如图6F所示，在整个表面上，利用例如溅射法或者CVD法形成阻挡膜338。例如形成膜厚为50nm～100nm的氧化铝膜来作为阻挡膜338。在铁电电容器的上方，在已平坦化了的层间绝缘膜336上形成有阻挡膜338，因而阻挡膜338变平坦。此外，阻挡膜338也形成在沟槽337内。此时，由于沟槽337的侧壁发生倾斜(例如60℃以上)，所以阻挡膜338以良好的覆盖率大致均匀地形成。
接着，如图6G所示，在整个表面上，利用例如等离子体TEOSCVD法形成层间绝缘膜339。形成例如膜厚为800nm～1000nm的氧化硅膜作为层间绝缘膜339。另外，也可以形成SiON膜或者氮化硅膜等作为层间绝缘膜339。接着，利用例如CMP法对层间绝缘膜339的表面进行平坦化处理。
其后，利用图案成形以及蚀刻技术在层间绝缘膜339、阻挡膜338、层间绝缘膜336及阻挡膜335上形成到达导体插件324为止的接触孔。
其后，与形成第一实施方式的导体插件56同样，形成导体插件56以及配线58。接着，与第二实施方式同样，进行从氧化硅膜60的形成开始到焊盘开口部的形成为止的处理，从而完成半导体器件。另外，连接于铁电电容器上的配线56与板极线连接，而且经由导体插件56连接在MOS晶体管320的配线与位线连接。
在应用于这样的堆叠型的铁电电容器的实施方式中，也与第一实施方式同样，能够获得对从侧方侵入的氢足够的阻挡效果。因此，在提高成品率的同时，可以提高恶劣条件下的寿命。
另外，在本发明中，阻挡膜不限定于氧化铝膜及氧化钛膜，只要是金属氧化膜或者金属氮化膜等且至少能够防止氢或者水的扩散的膜即可。例如可以使用Al氮化膜、Al氮氧化膜、Ta氧化膜、Ta氮化膜及Zr氧化膜、Si氮氧化膜等。但是，由于金属氧化膜是致密的，所以即使是比较薄的情况下，也能够可靠地防止氢的扩散。因此，从微观来看，优先使用金属氧化物来作为阻挡膜。
此外，构成铁电膜的物质的结晶结构不限定于钙钛矿型结构，也可以是例如Bi层状结构。此外，构成铁电膜的物质的组成也没有特别限定。例如，作为受主元素，可以含有Pb(铅)、Sr(锶)、Ca(钙)、Bi(铋)、Ba(钡)、Li(锂)及/或Y(钇)，作为施主元素，可以包含Ti(钛)、Zr(锆)、Hf(铪)、V(钒)、Ta(钽)、W(钨)、Mn(锰)、Al(铝)、Bi(铋)及/或Sr(锶)。
作为构成铁电膜的物质的化学式，例如可以举出Pb(Zr，Ti)O3、(Pb，Ca)(Zr，Ti)O3、(Pb，Ca)(Zr，Ti，Ta)O3、(Pb，Ca)(Zr，Ti，W)O3、(Pb，Sr)(Zr，Ti)O3、(Pb，Sr)(Zr，Ti)O3、(Pb，Sr)(Zr，Ti，W)O3、(Pb，Sr)(Zr，Ti，Ta)O3、(Pb，Ca，Sr)(Zr，Ti)O3、(Pb，Ca，Sr)(Zr，Ti，W)O3、(Pb，Ca，Sr)(Zr，Ti，Ta)O3、SrBi2(TaXNb1-X)2O3、SrBi2Ta2O9、Bi4Ti2O12、Bi4Ti3O9、以及BaBi2Ta2O9。但是不限定于上述内容。此外，可以在上述物质中添加Si。
此外，本发明不限定于应用在铁电存储器中，例如还可以应用于DRAM等中。在应用在DRAM中时，可以替代铁电膜而使用例如(BaSr)TiO3膜(BST膜)、SrTiO3膜(STO膜)、Ta2O5膜等高电介质膜。另外，所谓高电介质膜是电容率高于二氧化硅的电介质膜。
此外，上部电极以及下部电极的组成也没有特别限定。下部电极可以由Pt(铂)、Ir(铱)、Ru(钌)、铑(Rh)、Re(铼)、Os(锇)及/或Pd(钯)构成，也可以由它们的氧化物构成。上部电极可以例如由Pt、Ir、Ru、Rh、Re、Os及/或Pd的氧化物构成。此外，上部电极还可以由多个膜层叠构成。
进而，铁电存储器的单元的结构不限定与1T1C型，也可以是2T2C型。此外，在铁电存储器中，铁电电容器本身可以兼做存储部以及开关部。此时，成为替代MOS晶体管的栅电极来形成铁电电容器这样的结构。即，经由栅极绝缘膜在半导体衬底上形成铁电电容器。
此外，铁电膜的形成方法没有特别限定。例如，可以采用溶胶凝胶法、有机金属分解(MOD)法、CSD(Chemical Solution Deposition：化学溶液沉积)法、化学气相蒸镀(CVD)法、外延生长法、溅射法、MOCVD(MetalOrganic Chemical Vapor Deposition：金属有机化学气相沉积)法等。
另外，在专利文献2(JP特开2003-115545号公报)中记载了用氧化钽膜等覆盖电容器之后，进一步用氧化铝膜覆盖电容器的方案。但是，即使采用这种结构，要充分确保对从侧方侵入的氢的阻挡的性能也是很困难的。
此外，在专利文献3(JP特开2001-210798号公报)中公开了利用由氮化硅膜及氧化铝膜构成的层叠体直接覆盖电容器的方案。但是，即使采用这种结构，要充分确保对从侧方侵入的氢的阻挡的性能也是很困难的。
此外，在专利文献4(JP特开2003-174145号公报)中记载有如下内容：在与字线延伸方向平行的方向上所排列的多个铁电电容器之间共用上部电极，并且设置直接覆盖这些铁电电容器的氢阻挡膜，并在这些铁电电容器之间也设置氢阻挡膜，而且在与位线延伸方向平行的方向上所排列的多个铁电电容器之间设置间隙。但是要充分确保阻止氢从侧方侵入的性能也是很困难的。特别是，在呈阵列状配置的铁电电容器中位于最外侧的位置容易发生恶化。进而，因为需要在装置内部设置间隙，所以工序复杂并且有降低足够的强度及特性的危险。而且，由于在下部电极之间存在的氢阻挡膜的影响，铁电膜的结晶性降低，铁电膜变得容易剥离。
产业上的可利用性
如上所述，根据本发明，能够防止氢等从铁电电容器的侧方侵入。因此，能够提高成品率。此外，还能够延长寿命。进而，能够扩大使用温度范围。

Claims (20)

1.一种半导体器件，其特征在于，具有：
多个铁电电容器，其形成在半导体衬底的上方；
第一阻挡膜，其直接覆盖所述铁电电容器，用于防止氢或者水的扩散；
层间绝缘膜，其形成在所述第一阻挡膜上；
配线，其形成在所述层间绝缘膜上，并与所述铁电电容器连接，而且
所述层间绝缘膜包括一个或者两个以上的第二阻挡膜，该第二阻挡膜从上方以及侧方覆盖所述多个铁电电容器中的至少一个，用于防止氢或者水的扩散，并且
所述一个或者两个以上的第二阻挡膜共同覆盖所述多个铁电电容器。
2.如权利要求1所述的半导体器件，其特征在于，
所述第二阻挡膜具有位于所述多个铁电电容器之间的倾斜部，
所述倾斜部与所述半导体衬底的表面所成的角度为60°以下。
3.如权利要求1所述的半导体器件，其特征在于，所述第二阻挡膜具有位于所述铁电电容器的上方的平坦部。
4.如权利要求1所述的半导体器件，其特征在于，所述第二阻挡膜是从由氧化铝膜、氧化钛膜、氧化钽膜、氧化锆膜、氮化铝膜、氮化钽膜以及氮氧化铝膜构成的群中选择的一种膜。
5.如权利要求1所述的半导体器件，其特征在于，所述第一阻挡膜是氧化铝膜。
6.如权利要求1所述的半导体器件，其特征在于，所述第二阻挡膜至少隔着所述层间绝缘膜的其他部分而与所述第一阻挡膜分离。
7.如权利要求1所述的半导体器件，其特征在于，所述第二阻挡膜至少隔着所述层间绝缘膜的其他部分与所述配线分离。
8.如权利要求1所述的半导体器件，其特征在于，所述第一及第二阻挡膜的厚度为1nm至100nm。
9.如权利要求1所述的半导体器件，其特征在于，
所述配线形成在多个配线层中，
所述半导体器件具有第三阻挡膜，该第三阻挡膜形成在所述配线层之间的一个或者两个以上的高度位置，用于防止氢或者水的扩散。
10.如权利要求9所述的半导体器件，其特征在于，
具有绝缘膜，该绝缘膜形成在所述多个配线层中位于最上层的最上配线层上，
在所述绝缘膜上形成有到达所述最上配线层的焊盘开口部。
11.如权利要求1所述的半导体器件，其特征在于，所述第二阻挡膜具有由相互不同的物质构成且相互层叠的至少两种膜。
12.一种半导体器件的制造方法，其特征在于，包括：
形成铁电电容器的工序，在半导体衬底的上方形成铁电电容器；
形成第一阻挡膜的工序，其中，该第一阻挡膜直接覆盖所述铁电电容器，并用于防止氢或者水的扩散；
形成层间绝缘膜的工序，在所述第一阻挡膜上形成层间绝缘膜；
形成配线的工序，在所述层间绝缘膜上形成与所述铁电电容器连接的配线，而且
所述形成层间绝缘膜的工序包括如下工序：通过从上方以及侧方覆盖所述多个铁电电容器中的至少一个而形成用于防止氢或者水的扩散的一个或者两个以上的第二阻挡膜，由此使所述一个或者两个以上的第二阻挡膜共同覆盖所述多个铁电电容器。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，形成所述层间绝缘膜的工序包括：
形成第一绝缘膜的工序，在所述第一阻挡膜上形成第一绝缘膜；
平坦化工序，对所述第一绝缘膜进行平坦化处理；
形成沟槽的工序，在所述第一绝缘膜上形成一个或两个以上的沟槽，使得该一个或两个以上的沟槽围住所有的所述多个铁电电容器；
形成第二阻挡膜的工序，在所述绝缘膜上及所述沟槽的内部形成所述第二阻挡膜。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，将所述沟槽的侧面与所述半导体衬底的表面所成的角度设定为60°以下。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述形成沟槽的工序和所述形成第二阻挡膜的工序之间，包括实施热处理的工序。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，在至少利用N2O产生的等离子体环境中进行所述热处理。
17.如权利要求12所述的半导体器件的制造方法，其特征在于，形成从由氧化铝膜、氧化钛膜、氧化钽膜、氧化锆膜、氮化铝膜、氮化钽膜以及氮氧化铝膜构成的群中选择的一种膜而作为所述第二阻挡膜。
18.如权利要求12所述的半导体器件的制造方法，其特征在于，将所述第一及第二阻挡膜的厚度设定为1nm至100nm。
19.如权利要求12所述的半导体器件的制造方法，其特征在于，
将所述配线形成在多个配线层中，
该半导体器件的制造方法包括形成第三阻挡膜的工序，在该形成第三阻挡膜的工序中，在所述配线层之间的一个或者两个以上的高度位置形成用于防止氢或者水的扩散的第三阻挡膜。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，包括：
形成绝缘膜的工序，在所述多个配线层中位于最上层的最上配线层上形成绝缘膜；
形成焊盘开口部的工序，在所述绝缘膜上形成到达所述最上配线层的焊盘开口部。
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