JPH07115140A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07115140A JPH07115140A JP5260287A JP26028793A JPH07115140A JP H07115140 A JPH07115140 A JP H07115140A JP 5260287 A JP5260287 A JP 5260287A JP 26028793 A JP26028793 A JP 26028793A JP H07115140 A JPH07115140 A JP H07115140A
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Landscapes
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Abstract
(57)【要約】
【目的】 高誘電率薄膜を容量絶縁膜とするキャパシタ
を具備した半導体装置の製造方法に関し、容量絶縁膜の
電流リークを防止してキャパシタの信頼性を向上する。 【構成】 ペロブスカイト構造を有する高誘電率の誘電
体薄膜を容量絶縁膜に用いたキャパシタを具備する半導
体装置の製造方法において、前記キャパシタの形成に際
して、第１の電極層１上にペロブスカイト構造を有する
誘電体の薄膜２を形成する工程と、該誘電体薄膜２の表
層部に外部からの欠陥種の導入により欠陥導入層５を形
成する工程と、熱処理により該誘電体薄膜中に含まれる
酸素欠陥３を前記導入欠陥４に捕捉する工程と、該誘電
体薄膜２上に第２の電極層７を形成する工程とを有する
ように構成する。
を具備した半導体装置の製造方法に関し、容量絶縁膜の
電流リークを防止してキャパシタの信頼性を向上する。 【構成】 ペロブスカイト構造を有する高誘電率の誘電
体薄膜を容量絶縁膜に用いたキャパシタを具備する半導
体装置の製造方法において、前記キャパシタの形成に際
して、第１の電極層１上にペロブスカイト構造を有する
誘電体の薄膜２を形成する工程と、該誘電体薄膜２の表
層部に外部からの欠陥種の導入により欠陥導入層５を形
成する工程と、熱処理により該誘電体薄膜中に含まれる
酸素欠陥３を前記導入欠陥４に捕捉する工程と、該誘電
体薄膜２上に第２の電極層７を形成する工程とを有する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明はキャパシタを具備する半
導体装置の製造方法に係り、特に前記半導体装置の製造
に際しての高誘電率薄膜を容量絶縁膜に用いるキャパシ
タの形成方法に関する。
導体装置の製造方法に係り、特に前記半導体装置の製造
に際しての高誘電率薄膜を容量絶縁膜に用いるキャパシ
タの形成方法に関する。
【０００２】キャパシタを具備する半導体装置、特にDR
AMにおいては、セル中に占めるキャパシタの面積が大き
いので、更に集積度を向上させるためには、キャパシタ
の占める面積の一層の縮小が必要になる。
AMにおいては、セル中に占めるキャパシタの面積が大き
いので、更に集積度を向上させるためには、キャパシタ
の占める面積の一層の縮小が必要になる。
【０００３】一方、キャパシタ面積を縮小すると、蓄積
容量が減少するので、出力信号電圧の低下による読み取
り誤差の発生や、α線ソフトエラー耐性の低下等により
メモリ情報の信頼性が損なわれるという問題を生ずる。
容量が減少するので、出力信号電圧の低下による読み取
り誤差の発生や、α線ソフトエラー耐性の低下等により
メモリ情報の信頼性が損なわれるという問題を生ずる。
【０００４】そこで、上記信頼性の低下を防止しつつ集
積度の向上を図るためには、キャパシタ面積の縮小に伴
う容量の低下を回避する必要があり、そのためには、容
量絶縁膜の膜厚を薄くすること、容量絶縁膜に誘電率の
高い誘電体材料を用いること等が必要になる。
積度の向上を図るためには、キャパシタ面積の縮小に伴
う容量の低下を回避する必要があり、そのためには、容
量絶縁膜の膜厚を薄くすること、容量絶縁膜に誘電率の
高い誘電体材料を用いること等が必要になる。
【０００５】しかし、容量絶縁膜の薄膜化は物理的に限
界に達しており、容量絶縁膜にSiO2膜やSi3N4 膜を用い
る従来の構造においては、上記集積度の向上のためのキ
ャパシタ面積の縮小による容量の減少を、膜厚の縮小の
みによって補うことは不可能であった。
界に達しており、容量絶縁膜にSiO2膜やSi3N4 膜を用い
る従来の構造においては、上記集積度の向上のためのキ
ャパシタ面積の縮小による容量の減少を、膜厚の縮小の
みによって補うことは不可能であった。
【０００６】また別に、専有面積を縮小した際にも、実
質的に容量として機能するキャパシタ面積の減少を回避
する手段として、スタックト型やトレンチ型のキャパシ
タ構造も提供されているが、これらには構造が複雑なた
めに製造工程が煩雑になるという問題があった。
質的に容量として機能するキャパシタ面積の減少を回避
する手段として、スタックト型やトレンチ型のキャパシ
タ構造も提供されているが、これらには構造が複雑なた
めに製造工程が煩雑になるという問題があった。
【０００７】そこで、製造工程が簡略化される単純な平
面構造で、しかも小面積で大容量値が得られるような、
高誘電率誘電体薄膜を容量絶縁膜に用いたキャパシタの
開発が望まれている。
面構造で、しかも小面積で大容量値が得られるような、
高誘電率誘電体薄膜を容量絶縁膜に用いたキャパシタの
開発が望まれている。
【０００８】
【従来の技術】上記のように単純な平面構造で、且つ小
面積で大容量値が得られる高誘電率の誘電体材料として
は、チタン酸ストロンチウム(SrTiO3)、チタン酸鉛(PbT
iO3)、PZT （PbTiO3/PbZrO3)等、ペロブスカイト構造の
強誘電体が用いられる。
面積で大容量値が得られる高誘電率の誘電体材料として
は、チタン酸ストロンチウム(SrTiO3)、チタン酸鉛(PbT
iO3)、PZT （PbTiO3/PbZrO3)等、ペロブスカイト構造の
強誘電体が用いられる。
【０００９】それらの中で、特にSrTiO3は、室温におい
て常誘電体で誘電率にヒステリシスを生じない利点か
ら、DRAMの容量絶縁膜への実用化が進められている。図
６は、DRAMにおいて、プレーナ型より大きなキャパシタ
面積を持ち、しかも構造が簡単で、強誘電体薄膜を用い
るのに適したメモリセル構造として多く用いられるデー
タ線シールド型平坦化STC セルの模式断面図である。
て常誘電体で誘電率にヒステリシスを生じない利点か
ら、DRAMの容量絶縁膜への実用化が進められている。図
６は、DRAMにおいて、プレーナ型より大きなキャパシタ
面積を持ち、しかも構造が簡単で、強誘電体薄膜を用い
るのに適したメモリセル構造として多く用いられるデー
タ線シールド型平坦化STC セルの模式断面図である。
【００１０】同図において、11はシリコン(Si)基板、12
はフィールド酸化膜、14はゲート酸化膜、15A 、15B 、
15C 、15D はワード線、16はSiO2等からなる第１の絶縁
膜、17AA及び17ABは電荷蓄積ノードとなる第１のS/D 領
域、17B は読出し書込みノードとなる第２のS/D 領域、
18AA、18AB、18B はポリSi等からなる埋込み導電体層、
20はデータ線（ビット線）、21はSiO2等からなる第２の
絶縁膜、22は PSG等からなる層間絶縁膜、23A 、23B は
電極コンタクト窓、24A 、24B はポリSi等からなる導電
体プラグ、25A 、25B は白金(Pt)／チタン(Ti)の積層膜
等からなる第１、第２のキャパシタの下部電極（蓄積電
極）、26は前記ペロブスカイト絶縁膜からなる強誘電体
薄膜、31は平坦化用の絶縁膜、32は上部電極（セルプレ
ート）、Trは読出し書込み用のセルトランジスタ、 CP
はプレーナ構造のセルキャパシタを示す。
はフィールド酸化膜、14はゲート酸化膜、15A 、15B 、
15C 、15D はワード線、16はSiO2等からなる第１の絶縁
膜、17AA及び17ABは電荷蓄積ノードとなる第１のS/D 領
域、17B は読出し書込みノードとなる第２のS/D 領域、
18AA、18AB、18B はポリSi等からなる埋込み導電体層、
20はデータ線（ビット線）、21はSiO2等からなる第２の
絶縁膜、22は PSG等からなる層間絶縁膜、23A 、23B は
電極コンタクト窓、24A 、24B はポリSi等からなる導電
体プラグ、25A 、25B は白金(Pt)／チタン(Ti)の積層膜
等からなる第１、第２のキャパシタの下部電極（蓄積電
極）、26は前記ペロブスカイト絶縁膜からなる強誘電体
薄膜、31は平坦化用の絶縁膜、32は上部電極（セルプレ
ート）、Trは読出し書込み用のセルトランジスタ、 CP
はプレーナ構造のセルキャパシタを示す。
【００１１】このようなプレーナ構造のキャパシタ
(CP ) を具備するデータ線シールド型平坦化 STCセルに
おいては、更に高集積化が進みメモリセルが縮小された
際には、セルの縮小に伴う蓄積容量の低下を回避して前
述したようなデータの読み取りミスやα線ソフトエラー
等の発生を防止するために、キャパシタ(CP ) の容量絶
縁膜即ち強誘電体薄膜26の膜厚を一層薄く形成しなけれ
ばならない。
(CP ) を具備するデータ線シールド型平坦化 STCセルに
おいては、更に高集積化が進みメモリセルが縮小された
際には、セルの縮小に伴う蓄積容量の低下を回避して前
述したようなデータの読み取りミスやα線ソフトエラー
等の発生を防止するために、キャパシタ(CP ) の容量絶
縁膜即ち強誘電体薄膜26の膜厚を一層薄く形成しなけれ
ばならない。
【００１２】
【発明が解決しようとする課題】しかし、上記強誘電体
薄膜26は酸化物であるために内部に多くの酸素欠陥を含
み、この酸素欠陥がドナー準位を形成し、この準位に多
くの電子を捕捉する性質がある。そのため、この捕捉電
子が電圧印加によって放出され下部電極25A 、25B 等と
上部電極32間に強誘電体薄膜（容量絶縁膜）26内を通し
て電流のリークを生ずるが、このリーク電流は強誘電体
薄膜26の膜厚の減少に伴って急激に増大する性質があ
る。
薄膜26は酸化物であるために内部に多くの酸素欠陥を含
み、この酸素欠陥がドナー準位を形成し、この準位に多
くの電子を捕捉する性質がある。そのため、この捕捉電
子が電圧印加によって放出され下部電極25A 、25B 等と
上部電極32間に強誘電体薄膜（容量絶縁膜）26内を通し
て電流のリークを生ずるが、このリーク電流は強誘電体
薄膜26の膜厚の減少に伴って急激に増大する性質があ
る。
【００１３】この性質を示したのが、図７の強誘電体薄
膜26であるSrTiO3膜の膜厚とリーク電流の関係図であ
る。この図から、SrTiO3膜中のリーク電流の電流密度
は、SrTiO3膜の膜厚の減少と共に、指数関数的に増大す
ることが分かる。
膜26であるSrTiO3膜の膜厚とリーク電流の関係図であ
る。この図から、SrTiO3膜中のリーク電流の電流密度
は、SrTiO3膜の膜厚の減少と共に、指数関数的に増大す
ることが分かる。
【００１４】そのため、従来は、容量絶縁膜の下限の厚
さが制限されて、キャパシタ容量の十分な増大が図れ
ず、従ってより一層の高集積化に対してメモリの信頼性
を確保することが十分になし得ないという問題があっ
た。
さが制限されて、キャパシタ容量の十分な増大が図れ
ず、従ってより一層の高集積化に対してメモリの信頼性
を確保することが十分になし得ないという問題があっ
た。
【００１５】そこで本発明は、従来より薄い膜厚で、且
つリーク電流を大幅に減少させることが可能なペロブス
カイト構造誘電体膜による容量絶縁膜の形成方法を提供
し、プレーナ構造のキャパシタを有する半導体メモリセ
ルの一層の微細且つ高信頼化を図ることを目的とする。
つリーク電流を大幅に減少させることが可能なペロブス
カイト構造誘電体膜による容量絶縁膜の形成方法を提供
し、プレーナ構造のキャパシタを有する半導体メモリセ
ルの一層の微細且つ高信頼化を図ることを目的とする。
【００１６】
【課題を解決するための手段】上記課題の解決は、ペロ
ブスカイト構造を有する誘電体の薄膜を容量絶縁膜に用
いるキャパシタを具備する半導体装置の製造方法におい
て、前記キャパシタの形成に際して、第１の電極層上に
ペロブスカイト構造を有する誘電体の薄膜を形成する工
程と、該誘電体薄膜の表層部に外部からの欠陥種の導入
により欠陥導入層を形成する工程と、熱処理により該誘
電体薄膜中に含まれる酸素欠陥を前記導入欠陥に捕捉す
る工程と、該誘電体薄膜上に第２の電極層を形成する工
程とを有する本発明による半導体装置の製造方法、若し
くは、ペロブスカイト構造を有する誘電体の薄膜を容量
絶縁膜に用いるキャパシタを具備する半導体装置の製造
方法において、前記キャパシタの形成に際して、第１の
電極層上にペロブスカイト構造を有する誘電体の薄膜を
形成する工程と、該誘電体薄膜の表層部に外部からの欠
陥種の導入により欠陥導入層を形成する工程と、熱処理
により該誘電体薄膜中に含まれる酸素欠陥を前記導入欠
陥に捕捉する工程と、該酸素欠陥を捕捉した欠陥導入層
を除去する工程と、該欠陥導入層の除去された該誘電体
薄膜上に第２の電極層を形成する工程とを有する本発明
による半導体装置の製造方法、によって達成される。
ブスカイト構造を有する誘電体の薄膜を容量絶縁膜に用
いるキャパシタを具備する半導体装置の製造方法におい
て、前記キャパシタの形成に際して、第１の電極層上に
ペロブスカイト構造を有する誘電体の薄膜を形成する工
程と、該誘電体薄膜の表層部に外部からの欠陥種の導入
により欠陥導入層を形成する工程と、熱処理により該誘
電体薄膜中に含まれる酸素欠陥を前記導入欠陥に捕捉す
る工程と、該誘電体薄膜上に第２の電極層を形成する工
程とを有する本発明による半導体装置の製造方法、若し
くは、ペロブスカイト構造を有する誘電体の薄膜を容量
絶縁膜に用いるキャパシタを具備する半導体装置の製造
方法において、前記キャパシタの形成に際して、第１の
電極層上にペロブスカイト構造を有する誘電体の薄膜を
形成する工程と、該誘電体薄膜の表層部に外部からの欠
陥種の導入により欠陥導入層を形成する工程と、熱処理
により該誘電体薄膜中に含まれる酸素欠陥を前記導入欠
陥に捕捉する工程と、該酸素欠陥を捕捉した欠陥導入層
を除去する工程と、該欠陥導入層の除去された該誘電体
薄膜上に第２の電極層を形成する工程とを有する本発明
による半導体装置の製造方法、によって達成される。
【００１７】
【作用】図１の(a) 〜(d) は本発明の原理説明用工程断
面図である。同図(a) に示すように、本発明の方法にお
いては、キャパシタの形成に際して、先ず下部電極とな
る第１の電極層１上に容量絶縁膜となるペロブスカイト
構造の誘電体薄膜２をスパッタ法等により堆積させる。
ここで、のペロブスカイト構造の誘電体薄膜２は酸化物
であるため、内部に、リーク電流に寄与する多量の酸素
欠陥３を含んでいる。
面図である。同図(a) に示すように、本発明の方法にお
いては、キャパシタの形成に際して、先ず下部電極とな
る第１の電極層１上に容量絶縁膜となるペロブスカイト
構造の誘電体薄膜２をスパッタ法等により堆積させる。
ここで、のペロブスカイト構造の誘電体薄膜２は酸化物
であるため、内部に、リーク電流に寄与する多量の酸素
欠陥３を含んでいる。
【００１８】次いで、同図(b) に示すように、上記誘電
体薄膜２の表層部に例えばイオン注入等の方法により汚
染不純物とならない重金属や活性な軽元素以外の汚染物
質にならない元素を導入し、それによって前記表層部に
多量の導入欠陥４を有する欠陥導入層５を形成させる。
体薄膜２の表層部に例えばイオン注入等の方法により汚
染不純物とならない重金属や活性な軽元素以外の汚染物
質にならない元素を導入し、それによって前記表層部に
多量の導入欠陥４を有する欠陥導入層５を形成させる。
【００１９】次いで熱処理を行い、上記欠陥導入層５よ
り下層の誘電体薄膜２内に含まれる酸素欠陥３を上層の
欠陥導入層５内に拡散移動させ、この酸素欠陥３をゲッ
タリング作用により前記導入欠陥４に捕捉して欠陥導入
層５内に固定する。これにより、同図(c) に示すよう
に、上記誘電体薄膜２の下層部に酸素欠陥３の殆ど存在
しない無欠陥層６が形成される。
り下層の誘電体薄膜２内に含まれる酸素欠陥３を上層の
欠陥導入層５内に拡散移動させ、この酸素欠陥３をゲッ
タリング作用により前記導入欠陥４に捕捉して欠陥導入
層５内に固定する。これにより、同図(c) に示すよう
に、上記誘電体薄膜２の下層部に酸素欠陥３の殆ど存在
しない無欠陥層６が形成される。
【００２０】従って、同図(d) に示すように上記誘電体
薄膜２上に上部電極となる第２の電極層７を形成してキ
ャパシタを構成し、第１、第２の電極層１、７間に電圧
を印加した際に、第２の電極層７と第１の電極層１との
間が誘電体薄膜２内の酸素欠陥３を介して連通されるチ
ャンスが大幅に減少し、第２の電極層７と第１の電極層
１間のリーク電流は大幅に減少する。
薄膜２上に上部電極となる第２の電極層７を形成してキ
ャパシタを構成し、第１、第２の電極層１、７間に電圧
を印加した際に、第２の電極層７と第１の電極層１との
間が誘電体薄膜２内の酸素欠陥３を介して連通されるチ
ャンスが大幅に減少し、第２の電極層７と第１の電極層
１間のリーク電流は大幅に減少する。
【００２１】そのため、キャパシタの情報（電荷）の保
持時間が延長されるので、リフレッシュタイムが長く信
頼性の高い半導体メモリが形成される。
持時間が延長されるので、リフレッシュタイムが長く信
頼性の高い半導体メモリが形成される。
【００２２】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図２及び図３は本発明の方法の一実施例の工程
断面図、図４は欠陥導入層の深さとリーク電流密度及び
Siの注入エネルギーとの関係図、図５は本発明の効果を
示すリーク電流の電圧電流特性図である。全図を通じ同
一対象物は同一符合で示す。
明する。図２及び図３は本発明の方法の一実施例の工程
断面図、図４は欠陥導入層の深さとリーク電流密度及び
Siの注入エネルギーとの関係図、図５は本発明の効果を
示すリーク電流の電圧電流特性図である。全図を通じ同
一対象物は同一符合で示す。
【００２３】図２(a) 参照 本発明の方法を用いてペロブスカイト構造を有するSrTi
O3薄膜を容量絶縁膜とするキャパシタを具備した前述の
データ線シールド型平坦化 STCセルを形成するに際して
は、従来と同様に、例えばｐ型Si基板11上に通常の選択
酸化手段によりセル間を分離するフィールド酸化膜12を
形成し、次いでセル領域13上に熱酸化によりゲート酸化
膜14を形成し、次いで上記基板上に、セル領域13のゲー
ト酸化膜14上及びセル領域13外のフィールド酸化膜12上
に所定ピッチで延在し、表面が周知の技術により第１の
SiO2膜16に覆われた例えばポリSiによるワード線15A 、
15B 、15C 、15D 等を形成する。（なお、このワード線
は周知のように例えば15Bと15C のように隣接する２本
が対になる。） 次いで、前記ワード線15B 、15C 等及びフィールド酸化
膜12をマスクにしセル領域13にｎ型不純物を高濃度にイ
オン注入し、セル領域13内に、ｎ+ 型の、キャパシタの
蓄積ノードとなる第１のS/D 領域17AA、17AB及びデータ
の書込み読出しノードとなる第２のS/D 領域17B を形成
する。
O3薄膜を容量絶縁膜とするキャパシタを具備した前述の
データ線シールド型平坦化 STCセルを形成するに際して
は、従来と同様に、例えばｐ型Si基板11上に通常の選択
酸化手段によりセル間を分離するフィールド酸化膜12を
形成し、次いでセル領域13上に熱酸化によりゲート酸化
膜14を形成し、次いで上記基板上に、セル領域13のゲー
ト酸化膜14上及びセル領域13外のフィールド酸化膜12上
に所定ピッチで延在し、表面が周知の技術により第１の
SiO2膜16に覆われた例えばポリSiによるワード線15A 、
15B 、15C 、15D 等を形成する。（なお、このワード線
は周知のように例えば15Bと15C のように隣接する２本
が対になる。） 次いで、前記ワード線15B 、15C 等及びフィールド酸化
膜12をマスクにしセル領域13にｎ型不純物を高濃度にイ
オン注入し、セル領域13内に、ｎ+ 型の、キャパシタの
蓄積ノードとなる第１のS/D 領域17AA、17AB及びデータ
の書込み読出しノードとなる第２のS/D 領域17B を形成
する。
【００２４】図２(b) 参照 次いで、上記基板上に例えば、CVD 法により厚くポリSi
層を形成し、その表面を平坦化した後、このポリSi層に
高濃度にｎ型不純物を導入して導電性を付与し、次いで
このポリSi層上にスパッタ法により例えばタングステン
(W) 膜を形成し、次いで前記 W膜をマスクを介してデー
タ線形状にパターニングし、続いて W膜パターンに整合
してその下部のポリSi層をパターニングする。これによ
って、第２のS/D 領域17B 上に、ｎ+ 型ポリSiからなり
ワード線15B 、15C 間の凹部を埋め且つワード線15B 、
15C 上にオーバラップする埋込み導電体層18B とその上
に積層された上記 W膜19とからなるデータ線（ビット
線）20が形成されると共に、蓄積ノードの第１のS/D 領
域17AA、17AB上のワード線間の凹部には前記ｎ+ 型ポリ
Siからなる埋込み導電体層18AA及び18ABが形成される。
層を形成し、その表面を平坦化した後、このポリSi層に
高濃度にｎ型不純物を導入して導電性を付与し、次いで
このポリSi層上にスパッタ法により例えばタングステン
(W) 膜を形成し、次いで前記 W膜をマスクを介してデー
タ線形状にパターニングし、続いて W膜パターンに整合
してその下部のポリSi層をパターニングする。これによ
って、第２のS/D 領域17B 上に、ｎ+ 型ポリSiからなり
ワード線15B 、15C 間の凹部を埋め且つワード線15B 、
15C 上にオーバラップする埋込み導電体層18B とその上
に積層された上記 W膜19とからなるデータ線（ビット
線）20が形成されると共に、蓄積ノードの第１のS/D 領
域17AA、17AB上のワード線間の凹部には前記ｎ+ 型ポリ
Siからなる埋込み導電体層18AA及び18ABが形成される。
【００２５】図２(c) 参照 次いで、従来同様に、データ線20の表面を周知の技術を
用い第２のSiO2膜21で覆った後、この基板上に例えば P
SGからなる層間絶縁膜22を形成し、周知の技術でその表
面を平坦化した後、この層間絶縁膜22に前記蓄積ノード
となる第１のS/D 領域17AA、17AB上の埋込み導電体層18
AA、18ABをそれぞれ表出する電極コンタクト窓23A 、23
B を形成し、周知の導電体層の埋込み技術を用いて前記
電極コンタクト窓23A 及び23B 内、ｎ+ 型ポリSi層が埋
め込まれてなり、前記埋込み導電体層18AA、18ABにそれ
ぞれ接続する導電体プラグ24A 及び24B を形成する。
用い第２のSiO2膜21で覆った後、この基板上に例えば P
SGからなる層間絶縁膜22を形成し、周知の技術でその表
面を平坦化した後、この層間絶縁膜22に前記蓄積ノード
となる第１のS/D 領域17AA、17AB上の埋込み導電体層18
AA、18ABをそれぞれ表出する電極コンタクト窓23A 、23
B を形成し、周知の導電体層の埋込み技術を用いて前記
電極コンタクト窓23A 及び23B 内、ｎ+ 型ポリSi層が埋
め込まれてなり、前記埋込み導電体層18AA、18ABにそれ
ぞれ接続する導電体プラグ24A 及び24B を形成する。
【００２６】なお、以上述べた図２(c) に示す構造を形
成するまでの工程は、従来のデータ線シールド型平坦化
STCセルの形成方法と同様の方法で行われるが、上記に
記載の方法に限られるものではない。
成するまでの工程は、従来のデータ線シールド型平坦化
STCセルの形成方法と同様の方法で行われるが、上記に
記載の方法に限られるものではない。
【００２７】図２(d) 参照 次いで本発明の方法においては、平坦化され、層間絶縁
膜21の表面に前記導電体プラグ24A 及び24B の上面が平
坦に表出している基板上に、前記導電体プラグ24A 、24
B 等の上端面に接しキャパシタの下部電極25となる従来
同様の厚さ100nm 程度のチタン(Ti)膜25a と白金(Pt)膜
25b を、従来同様にDCスパッタ法等を用いて積層形成し
た後、次いでその上に、容量絶縁膜となる高誘電率誘電
体膜の例えばSrTiO3膜26を、RFマグネトロンスパッタ法
等により60nm程度の厚さに形成する。ここで、上記SrTi
O3のスパッタには焼結したSrTiO3ターゲットが用いら
れ、成膜条件は例えば次の通りである。
膜21の表面に前記導電体プラグ24A 及び24B の上面が平
坦に表出している基板上に、前記導電体プラグ24A 、24
B 等の上端面に接しキャパシタの下部電極25となる従来
同様の厚さ100nm 程度のチタン(Ti)膜25a と白金(Pt)膜
25b を、従来同様にDCスパッタ法等を用いて積層形成し
た後、次いでその上に、容量絶縁膜となる高誘電率誘電
体膜の例えばSrTiO3膜26を、RFマグネトロンスパッタ法
等により60nm程度の厚さに形成する。ここで、上記SrTi
O3のスパッタには焼結したSrTiO3ターゲットが用いら
れ、成膜条件は例えば次の通りである。
【００２８】 成長ガス組成 Ar-90%、O2-10% 成膜圧力 10 mTorr、 成膜温度 400 ℃ RFパワー密度 2.1 W/cm2 （成膜速度 2 nm/min) なお、上記成膜を終わったSrTiO3膜26は、前述したよう
に多量の酸素欠陥27を含有している。
に多量の酸素欠陥27を含有している。
【００２９】図３(a) 参照 次いで本発明の方法においては、前記SrTiO3膜26の表層
部に、例えばイオン注入法によりSiを注入することによ
り欠陥を導入する。28は導入欠陥を示し、29は欠陥導入
層を示す。
部に、例えばイオン注入法によりSiを注入することによ
り欠陥を導入する。28は導入欠陥を示し、29は欠陥導入
層を示す。
【００３０】ここで、Siのイオン注入は、加速電圧40K
V、ドーズ量４×1014cm-2の条件で行い、欠陥導入層29
の深さはSrTiO3膜26の厚さ(60nm)の1/2 の30nm以内に収
まるようにした。
V、ドーズ量４×1014cm-2の条件で行い、欠陥導入層29
の深さはSrTiO3膜26の厚さ(60nm)の1/2 の30nm以内に収
まるようにした。
【００３１】図３(b) 参照 次いで、例えば酸素雰囲気中おいて 400℃、30分程度の
熱処理（アニール処理）を行い、前記導入欠陥28のゲッ
タリング作用によりSrTiO3膜26中に含まれる多量の酸素
欠陥27を欠陥導入層29内に捕捉固定し、この欠陥導入層
29の下層に酸素欠陥の殆ど存在しない無欠陥層30を形成
する。
熱処理（アニール処理）を行い、前記導入欠陥28のゲッ
タリング作用によりSrTiO3膜26中に含まれる多量の酸素
欠陥27を欠陥導入層29内に捕捉固定し、この欠陥導入層
29の下層に酸素欠陥の殆ど存在しない無欠陥層30を形成
する。
【００３２】次いで、場合によっては、上記酸素欠陥27
を捕捉固定した欠陥導入層29を、選択的に除去すること
がある。その場合欠陥導入層26の除去には、HF水溶液、
NH3F＋H2O2＋H2O (100倍) 液、 HCl＋H2O2＋H2O (100
倍) 液等を用いるウェットエッチング処理が用いられ
る。
を捕捉固定した欠陥導入層29を、選択的に除去すること
がある。その場合欠陥導入層26の除去には、HF水溶液、
NH3F＋H2O2＋H2O (100倍) 液、 HCl＋H2O2＋H2O (100
倍) 液等を用いるウェットエッチング処理が用いられ
る。
【００３３】このように酸素欠陥を捕捉固定した欠陥導
入層を除去することは、容量値の増大には有利である。
しかし、欠陥導入層の除去に際してのエッチング量のば
らつきによる残膜厚の変動によって、キャパシタ容量に
ばらつきを生ずることがあるので、本実施例では上記欠
陥導入層29の除去は行わなかった。
入層を除去することは、容量値の増大には有利である。
しかし、欠陥導入層の除去に際してのエッチング量のば
らつきによる残膜厚の変動によって、キャパシタ容量に
ばらつきを生ずることがあるので、本実施例では上記欠
陥導入層29の除去は行わなかった。
【００３４】図３(c) 参照 次いで、従来と同様に、上記SrTiO3膜26及びその下部の
下部電極25となる(Ti)膜25a 及び白金(Pt)膜25b をパタ
ーニングして下部電極25及び容量絶縁膜の前記SrTiO3膜
26を１セル毎に分割した後、凹部を PSG等の絶縁膜31で
埋めて表面を平坦化し、次いでこの表面上に、DCスパッ
タ法等により厚さ 150nm程度の窒化チタン(TiN) からな
る上部電極（セルプレート）32を形成し、本発明による
SrTiO3薄膜を高誘電率容量絶縁膜とするキャパシタを具
備したDRAMのデータ線シールド型平坦化 STCセルが完成
する。
下部電極25となる(Ti)膜25a 及び白金(Pt)膜25b をパタ
ーニングして下部電極25及び容量絶縁膜の前記SrTiO3膜
26を１セル毎に分割した後、凹部を PSG等の絶縁膜31で
埋めて表面を平坦化し、次いでこの表面上に、DCスパッ
タ法等により厚さ 150nm程度の窒化チタン(TiN) からな
る上部電極（セルプレート）32を形成し、本発明による
SrTiO3薄膜を高誘電率容量絶縁膜とするキャパシタを具
備したDRAMのデータ線シールド型平坦化 STCセルが完成
する。
【００３５】なお、上記実施例において、膜厚60nmのSr
TiO3膜26において欠陥導入層29の深さを、膜厚の1/2 の
30nm以内に選んだのは、図４の欠陥導入層深さとリーク
電流の関係図に示される実験結果に基づいている。
TiO3膜26において欠陥導入層29の深さを、膜厚の1/2 の
30nm以内に選んだのは、図４の欠陥導入層深さとリーク
電流の関係図に示される実験結果に基づいている。
【００３６】即ち、図４は、下部電極上に厚さ60nmのSr
TiO3膜をRFマグネトロンスパッタ法で形成し、このSrTi
O3膜に欠陥形成用元素のSiを４×1014cm-2の注入量で、
注入エネルギーを種々に変えてイオン注入することによ
りSrTiO3膜に異なる深さの欠陥導入層を有する試料を作
成し、次いで各々の試料に前記実施例同様の一定のアニ
ール処理を施してそれぞれの試料のSrTiO3膜中に含まれ
る酸素欠陥を前記導入欠陥に捕捉固定させた後、各々の
試料のSrTiO3膜上に上部電極を形成し、各々の試料の上
部電極と下部電極の間に２Ｖを印加してそれぞれの試料
の上部電極と下部電極間のリーク電流を調べ、前記欠陥
導入層の深さとリーク電流との関係を表した図である。
TiO3膜をRFマグネトロンスパッタ法で形成し、このSrTi
O3膜に欠陥形成用元素のSiを４×1014cm-2の注入量で、
注入エネルギーを種々に変えてイオン注入することによ
りSrTiO3膜に異なる深さの欠陥導入層を有する試料を作
成し、次いで各々の試料に前記実施例同様の一定のアニ
ール処理を施してそれぞれの試料のSrTiO3膜中に含まれ
る酸素欠陥を前記導入欠陥に捕捉固定させた後、各々の
試料のSrTiO3膜上に上部電極を形成し、各々の試料の上
部電極と下部電極の間に２Ｖを印加してそれぞれの試料
の上部電極と下部電極間のリーク電流を調べ、前記欠陥
導入層の深さとリーク電流との関係を表した図である。
【００３７】この図から、前記厚さ60nmの膜厚を有する
SrTiO3膜においては、欠陥導入層の深さを膜厚の1/2 の
30nm以内に抑えることにより、その下層部に形成される
無欠陥層によって、上層から下層まで欠陥が存在する欠
陥層の深さ60nmのもの（酸素欠陥がSrTiO3膜全体に存在
していた従来に対応）に比べてリーク電流密度の値が約
１桁小さくなる。この実験結果に基づき本発明において
は、欠陥導入層の深さをペロブスカイト構造誘電体から
なる容量絶縁膜の膜厚の1/2 以内の深さに限定すること
が特に望ましいことがわかる。
SrTiO3膜においては、欠陥導入層の深さを膜厚の1/2 の
30nm以内に抑えることにより、その下層部に形成される
無欠陥層によって、上層から下層まで欠陥が存在する欠
陥層の深さ60nmのもの（酸素欠陥がSrTiO3膜全体に存在
していた従来に対応）に比べてリーク電流密度の値が約
１桁小さくなる。この実験結果に基づき本発明において
は、欠陥導入層の深さをペロブスカイト構造誘電体から
なる容量絶縁膜の膜厚の1/2 以内の深さに限定すること
が特に望ましいことがわかる。
【００３８】なお、図４には、Siの注入エネルギーと欠
陥導入層の深さの関係も合わせて示してあり、欠陥導入
層の深さを30nmに選択する場合、注入エネルギーは40Ke
V に設定すればよいことがわかる。
陥導入層の深さの関係も合わせて示してあり、欠陥導入
層の深さを30nmに選択する場合、注入エネルギーは40Ke
V に設定すればよいことがわかる。
【００３９】以上の実施例に従って形成したペロブスカ
イト構造を有する高誘電率のSrTiO3薄膜を容量絶縁膜と
するキャパシタを具備した前記 STCセルにおいては、酸
化物である故にSrTiO3誘電体膜中に含まれる酸素欠陥
が、該誘電体膜の上層部に形成される欠陥導入層内の導
入欠陥により捕捉固定され、該誘電体膜の下層部分は無
欠陥層となる。従って、図５に欠陥導入層（ゲッタリン
グ層）が形成されない従来構造と比較して示すように、
酸素欠陥のゲッタリングに寄与する欠陥導入層（ゲッタ
リング層）のない従来のものに比べ、上記実施例に示す
本発明の方法により形成した欠陥導入層（ゲッタリング
層）ありのものは、リーク電流密度が２桁近く減少す
る。
イト構造を有する高誘電率のSrTiO3薄膜を容量絶縁膜と
するキャパシタを具備した前記 STCセルにおいては、酸
化物である故にSrTiO3誘電体膜中に含まれる酸素欠陥
が、該誘電体膜の上層部に形成される欠陥導入層内の導
入欠陥により捕捉固定され、該誘電体膜の下層部分は無
欠陥層となる。従って、図５に欠陥導入層（ゲッタリン
グ層）が形成されない従来構造と比較して示すように、
酸素欠陥のゲッタリングに寄与する欠陥導入層（ゲッタ
リング層）のない従来のものに比べ、上記実施例に示す
本発明の方法により形成した欠陥導入層（ゲッタリング
層）ありのものは、リーク電流密度が２桁近く減少す
る。
【００４０】なお、本発明において欠陥の導入に用いら
れる元素は、前記実施例或いは試料作成に用いたSiに限
られるものではなく、半導体素子の特性に悪影響を及ぼ
すような、重金属や活性な軽元素以外であれば何れの元
素でも用いられる。 また、欠陥の導入手段は、イオン
注入法に限られず、ガス拡散、固相拡散等の方法も用い
られる。
れる元素は、前記実施例或いは試料作成に用いたSiに限
られるものではなく、半導体素子の特性に悪影響を及ぼ
すような、重金属や活性な軽元素以外であれば何れの元
素でも用いられる。 また、欠陥の導入手段は、イオン
注入法に限られず、ガス拡散、固相拡散等の方法も用い
られる。
【００４１】更にまた本発明の方法は、SrTiO3以外のペ
ロブスカイト構造の強誘電体膜であるPbTiO3、PZT （Pb
TiO3/PbZrO3)等を容量絶縁膜に用いるキャパシタの形成
に際しても有効である。
ロブスカイト構造の強誘電体膜であるPbTiO3、PZT （Pb
TiO3/PbZrO3)等を容量絶縁膜に用いるキャパシタの形成
に際しても有効である。
【００４２】
【発明の効果】以上説明したように本発明の方法によれ
ば、ペロブスカイト構造を有する高誘電率の誘電体を容
量絶縁膜に用いて形成するキャパシタのリーク電流を大
幅に減少させることができる。従って本発明は、高誘電
率のペロブスカイト構造誘電体を容量絶縁膜に用い、単
純なプレーナ構造で情報保持時間の長い高容量値を有す
る蓄積電極の形成が可能になり、DRAM等の半導体メモリ
の製造工程の簡略化、高集積化及び高信頼化に寄与する
ところが大きい。
ば、ペロブスカイト構造を有する高誘電率の誘電体を容
量絶縁膜に用いて形成するキャパシタのリーク電流を大
幅に減少させることができる。従って本発明は、高誘電
率のペロブスカイト構造誘電体を容量絶縁膜に用い、単
純なプレーナ構造で情報保持時間の長い高容量値を有す
る蓄積電極の形成が可能になり、DRAM等の半導体メモリ
の製造工程の簡略化、高集積化及び高信頼化に寄与する
ところが大きい。
【図１】 本発明の原理説明用工程断面図図
【図２】 本発明の方法の一実施例の工程断面図（その
１）
１）
【図３】 本発明の方法の一実施例の工程断面図（その
２）
２）
【図４】 欠陥導入層の深さとリーク電流及びSi+ の注
入エネルギーとの関係図
入エネルギーとの関係図
【図５】 本発明の効果を示すリーク電流の電圧電流特
性図
性図
【図６】 データ線シールド型平坦化STC セルの模式断
面図
面図
【図７】 SrTiO3膜の膜厚とリーク電流の関係図
１ 第１の電極層 ２ ペロブスカイト構造の誘電体薄膜 ３ 酸素欠陥 ４ 導入欠陥 ５ 欠陥導入層 ６ 無欠陥層 ７ 第２の電極層 11 ｐ型Si基板 12 フィールド酸化膜 13 セル領域 14 ゲート酸化膜 15A 〜15D ワード線 16、21 第１、第２のSiO2膜 17AA、17AB 蓄積ノードとなる第１のS/D 領域 17B 書込み読出しノードとなる第２のS/D 領域 18AA、18AB、18B 埋込み導電体層 19 W 膜 20 データ線（ビット線） 22 層間絶縁膜 23A 、23B 電極コンタクト窓 24A 、24B 導電体プラグ 25 下部電極 25a Ti膜 25b Pt膜 26 SrTiO3膜 27 酸素欠陥 28 導入欠陥 29 欠陥導入層 30 無欠陥層 31 平坦化用絶縁膜 32 上部電極（セルプレート）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 ペロブスカイト構造を有する誘電体の薄
膜を容量絶縁膜に用いるキャパシタを具備する半導体装
置の製造方法において、 前記キャパシタの形成に際して、 第１の電極層(1) 上にペロブスカイト構造を有する誘電
体の薄膜(2) を形成する工程と、該誘電体薄膜(2) の表
層部に外部からの欠陥種の導入により欠陥導入層(5) を
形成する工程と、熱処理により該誘電体薄膜(2) 中に含
まれる酸素欠陥(3) を導入欠陥(4) に捕捉する工程と、
該誘電体薄膜(2) 上に第２の電極層(7)を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 ペロブスカイト構造を有する誘電体の薄
膜を容量絶縁膜に用いるキャパシタを具備する半導体装
置の製造方法において、 前記キャパシタの形成に際して、 第１の電極層(1) 上にペロブスカイト構造を有する誘電
体の薄膜(2) を形成する工程と、該誘電体薄膜(2) の表
層部に外部からの欠陥種の導入(4) により欠陥導入層
(5) を形成する工程と、熱処理により該誘電体薄膜(2)
中に含まれる酸素欠陥(3) を前記導入欠陥(4) に捕捉す
る工程と、該酸素欠陥(3) を捕捉した欠陥導入層(5) を
除去する工程と、該欠陥導入層(5) の除去された該誘電
体薄膜(2)上に第２の電極層(7) を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ペロブスカイト構造を有する誘電体
(2) が、チタン酸ストロンチウムよりなることを特徴と
する請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記外部からの欠陥種の導入(4) による
欠陥導入層(5) の形成が、重金属、及び活性な軽元素以
外の元素のイオン注入によってなされることを特徴とす
る請求項１または２または３記載の半導体装置の製造方
法。 - 【請求項５】 前記欠陥導入層(5) の深さが、前記誘電
体薄膜(2) の厚さの１／２以内であることを特徴とする
請求項１または２または３または４記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260287A JPH07115140A (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260287A JPH07115140A (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115140A true JPH07115140A (ja) | 1995-05-02 |
Family
ID=17345954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260287A Withdrawn JPH07115140A (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-10-19 JP JP5260287A patent/JPH07115140A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7405133B2 (en) | 1999-06-30 | 2008-07-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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