JP2004186379A

JP2004186379A - 半導体装置の製造方法

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Publication number: JP2004186379A
Application number: JP2002351026A
Authority: JP
Inventors: Masaru Ogino; 賢荻野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-12-03
Filing date: 2002-12-03
Publication date: 2004-07-02

Abstract

【課題】円筒型キャパシタの容量を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上の第１の絶縁膜５にコンタクトホール６を形成し、コンタクトホール６内にプラグ８を形成し、第１の絶縁膜５およびプラグ８上に第２の絶縁膜９を形成し、第２の絶縁膜９上にレジストパターン１０を形成し、レジストパターン１０をマスクとして第１、２の絶縁膜５、９をエッチングしてプラグ８が突出したホール１１を形成し、ホール１１内にキャパシタを形成する工程において、レジストパターン１０をマスクとして第１および第２の層間絶縁膜５，９をエッチングし、円筒型のホール１１が形成される。その後、レジストパターン１０を残したままフッ酸によるウエットエッチングを行うことにより円筒型のホール１１の径を拡大する。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特にキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
従来のスタックトキャパシタは、層間絶縁膜の表面全面に所定のパターンを有するフォトレジストを形成し、このフォトレジストのパターンを用いてエッチングを行うことにより、ソース／ドレイン領域に通ずる第１のコンタクトホールを形成する。
次に、層間絶縁膜の表面全面に、コンタクトホールの内部にまで充填されるようにドープト多結晶シリコン膜を堆積する。
次に、このドープト多結晶シリコン膜を層間絶縁膜の表面が露出するまでエッチバックを施す。これにより、第１のコンタクトホール内に埋込導電膜が形成される。
【０００３】
次に、層間絶縁膜の上に、所定のパターンを有するレジスト膜を形成し、このレジスト膜をマスクにして、層間絶縁膜のエッチングを行い、第１のコンタクトホールの径よりも大きい第２の径を有する第２のコンタクトホールを形成する。次に、レジスト膜を除去した後、第２のコンタクトホール内にスパッタリング法により、バリア層と下部電極層とを順次積層する。
【０００４】
また、第１のコンタクトホール内に埋込導電膜を形成した後、層間絶縁膜に、等方性のウエットエッチングを施すことにより、コンタクトホールの側壁と層間絶縁膜の上面との交点となる位置に、所定のＲ形状からなる傾斜部を形成する（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平７−３００７７号公報（段落番号「０２６７」〜「０２７１」、段落番号「０３１８」「０３１９」、図３６〜４０、図５３、図５４）
【０００６】
【発明が解決しようとする課題】
従来のスタックトキャパシタの製造方法は以上のようであり、埋込導電膜であるプラグを形成した後、プラグ上にキャパシタを形成していた。しかし、限られた占有面積内においてキャパシタの有効面積を大きくし、キャパシタの容量を増加させるためには、円筒型などの複雑な形状のキャパシタを用いる等の種々の開発や改良が行われてきた。
【０００７】
円筒型キャパシタの製造方法としては、プラグ形成後、プラグ上に層間絶縁膜を積み、この層間絶縁膜をエッチングして円筒型を形作り、円筒内壁に下部電極を形成するものがある。
この場合、層間絶縁膜をドライエッチングして円筒型のホールを形成した後、レジストマスクを除去してウエットエッチングを行うと、円筒の径は拡大され、Ｒ形状となるが、円筒の高さも後退してしまい、容量拡大につながらないという問題点があった。
【０００８】
また、プラグを円筒内に突出させた形状の場合、円筒内の面積は拡大されるが、プラグと円筒壁との狭い隙間への下部電極形成が困難であり、安定した容量の確保につながらないという問題点があった。
【０００９】
この発明は上記のような問題点を解消するためになされたもので、円筒型キャパシタの容量を向上させることのできる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、ホールを形成する工程が、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をドライエッチングした後、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をウエットエッチングする工程であるようにしたものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１〜３はこの発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図１（ａ）に示すように、半導体基板１上にゲート電極２を形成する。その後、枠付けＳｉＮ膜３を形成し、続いてＳｉＮ膜ストッパ４を成膜する。その後、ＢＰＴＥＯＳからなる第１の層間絶縁膜５を形成する。
【００１２】
次に、図１（ｂ）に示すように、レジストパターン（図示なし）を形成してレジストパターンをマスクとして第１の層間絶縁膜５をエッチングしてコンタクトホール６を形成する。このコンタクトホール６はゲート電極２とゲート電極２との間に位置し、半導体基板１に届いた状態に形成される。
次に、図１（ｃ）に示すように、導電膜であるポリシリコン膜７を成膜する。このとき、コンタクトホール６内にはポリシリコン膜７が埋込まれた状態となる。
【００１３】
次に、図１（ｄ）に示すように、全面エッチバックを行う。これにより、コンタクトホール６内にのみポリシリコン膜７が残存し、プラグ８が形成される。このとき、プラグ８の高さはエッチバック時のオーバーエッチング量で決定する。
次に、図２（ａ）に示すように、全面にＢＰＴＥＯＳからなる第２の層間絶縁膜９を形成する。
【００１４】
次に、図２（ｂ）に示すように、レジストパターン１０を形成する。
次に、図２（ｃ）に示すように、レジストパターン１０をマスクとして第１および第２の層間絶縁膜５，９をドライエッチングする。このエッチングはゲート電極上のＳｉＮ膜ストッパー４で選択的に停止し、円筒型のホール１１が形成される。また、ホール１１内のプラグ８はポリシリコン膜７で形成されており、層間絶縁膜５，９のエッチングはポリシリコン膜に対する選択比が高いので、プラグ８はエッチングされずにホール１１内に残存する。
【００１５】
次に、図３（ａ）に示すように、レジストパターン１０を残したままフッ酸によるウエットエッチングを行うことにより円筒型のホール１１の径を拡大する。このとき、ホール１１上にはレジストパターン１０が残っており、ホール１１上面がエッチングされることはない。従ってホール１１の高さを損なうことがなく、ホール１１内の径を拡大することができ、ホール１１内の面積を大きくすることができる。
【００１６】
次に、図３（ｂ）に示すように、レジストパターン１０を除去した後、ホール１１内を含む全面に粗面化ポリシリコン膜１２を成長させる。その後、ホール１１内にレジスト膜１３を埋込んでエッチバックを行う。
これにより、図３（ｃ）に示すように、ホール１１内以外に形成された粗面化ポリシリコン膜１２を除去し、その後、ホール１１内のレジスト膜１３を除去する。これによりホール１１内にのみ粗面化ポリシリコン膜１２を残して下部電極とする。その後、下部電極上に誘電体膜および上部電極を形成してキャパシタを完成させる。
このようにすれば、ホール１１内の面積を拡大することができ、キャパシタ形成領域を拡大でき、キャパシタ容量を増やすことができる。
【００１７】
実施の形態２．
上記実施の形態１ではホール径を拡大するためのウエットエッチング時のマスクとしてレジストパターンを使用したが、ここでは絶縁膜を使用する場合について説明する。
【００１８】
図４は実施の形態２の半導体装置の製造方法を示す工程断面図である。但し、上記実施の形態１の図１の工程の後、図４の工程を行う。図１に示す工程は上記実施の形態１と同様の工程であるので、詳細な説明は省略する。
従って、図１（ｄ）の工程の後、図４（ａ）に示すように、全面に下部のＢＰＴＥＯＳ膜９ａを形成した後、その上に上部のＳｉＮ膜１３を形成して第２の層間絶縁膜９とする。
【００１９】
次に、図４（ｂ）に示すように、レジストパターン１０を形成し、レジストパターン１０をマスクとして第１および第２の層間絶縁膜５，９をドライエッチングする。このエッチングはゲート電極上のＳｉＮ膜ストッパ４で選択的に停止し、円筒型のホール１１が形成される。また、ホール１１内のプラグ８はポリシリコン膜７で形成されており、層間絶縁膜５，９のエッチングはポリシリコンに対する選択比が高いので、プラグ８はエッチングされずにホール１１内に残存する。
【００２０】
次に、図４（ｃ）に示すように、レジストパターン１０を除去した後、ＳｉＮ膜１３をハードマスクとしてフッ酸によるウエットエッチングを行って円筒型のホール１１の径を拡大する。このとき、第２の層間絶縁膜９はＢＰＴＥＯＳ膜９ａの上部にＳｉＮ膜１３を形成して２層となっている。このＳｉＮ膜１３はＢＰＴＥＯＳ膜９ａに比べてフッ酸によるエッチングレートが遅い膜であるので、円筒型のホール１１の径を拡大する際にホール１１の上部を保護し、ホール１１の高さを大きく損なうことがなく、ホール１１内の径を拡大することができ、ホール１１内の面積を大きくすることができる。
【００２１】
その後、上記実施の形態１の図３（ｂ）（ｃ）と同様にしてキャパシタを完成させる。
このようにすれば、ホール１１内の面積を拡大することができ、キャパシタ形成領域を拡大でき、キャパシタ容量を増やすことができる。
【００２２】
また、ＢＰＴＥＯＳ膜９ａの上部に形成する膜としてはフッ酸に対してＢＰＴＥＯＳ膜よりもエッチングレートが小さい絶縁膜であればよく、ＳｉＮ膜１３の他に、ＵＳＧ膜などを用いることができる。
【００２３】
実施の形態３．
上記実施の形態１および２では円筒型の高さを損なわずに円筒の径を拡大する方法について説明したが、ここでは円筒型内に下部電極を安定して均一に形成しキャパシタ容量を安定して確保できる方法について説明する。
【００２４】
図５および図６は実施の形態３を示す工程断面図である。
まず、上記実施の形態１の図１と同様の工程を行う。ここで、図１（ｄ）に示す工程において、全面エッチバックを行うのであるが、このとき、オーバーエッチング量を通常より多くする。これにより、図５に示すように、プラグ８のリセス量を大きくしてプラグ８の高さを低く形成する。
【００２５】
その後、上記実施の形態１の図２から図３（ａ）または上記実施の形態２の図４の工程を経た後、上記実施の形態１の図３（ｂ）（ｃ）の工程を経て図６に示すように、ホール１１内にのみ粗面化ポリシリコン膜１２を残して下部電極とする。その後、下部電極上に誘電体膜および上部電極を形成してキャパシタを完成させる。
【００２６】
このとき、プラグ１８が低く形成されているので、円筒壁とプラグ１８との狭い隙間にも十分に粗面化ポリシリコン膜１２を形成することができる。従って、下部電極形成領域を常に安定して確保することができ、キャパシタ容量を安定して確保できる。
【００２７】
実施の形態４．
図７は実施の形態４の半導体装置の製造方法を示す工程断面図である。図７は図１および図２（ａ）（ｂ）を経た後、図２（ｃ）において、レジストパターン１０をマスクとして第１および第２の層間絶縁膜５，９をエッチングする際に、プラグ８を形成しているポリシリコン膜に対して選択比が小さい酸化膜エッチングを行ったものである。
【００２８】
このエッチングは、Ｃ_５Ｆ_８／Ｏ_２／Ａｒ系のガスにＣＦ_４，ＳＦ_６もしくはＣｌ_２を添加することにより、選択比を５程度から３以下としたものである。これにより、ホール１１形成時にプラグ８を同時にエッチングして、プラグ８を所望の高さに形成する。
【００２９】
その後、実施の形態３と同様にして、粗面化ポリシリコン膜１２を形成しキャパシタ下部電極を形成してキャパシタを完成させる。このとき、上記実施の形態３と同様に、プラグ１８は低く形成されているので、円筒壁とプラグ１８との狭い隙間にも十分に粗面化ポリシリコン膜１２を形成することができる。従って、下部電極形成領域を常に安定して確保することができ、キャパシタ容量を安定して確保できる。
【００３０】
【発明の効果】
以上のようにこの発明によれば、ホールを形成する工程が、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をドライエッチングした後、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をウエットエッチングする工程であるようにしたので、ホールの高さを損なうことがなく、ホール内の径を拡大することができ、ホール内の面積を拡大することができる。したがって、キャパシタ形成領域を拡大でき、キャパシタ容量を増やすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図３】この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図４】この発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図５】この発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。
【図６】この発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。
【図７】この発明の実施の形態４の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１半導体基板、５第１の層間絶縁膜、７ポリシリコン膜、８プラグ、９第２の層間絶縁膜、９ａＢＰＴＥＯＳ膜、１０レジストパターン、１２粗面化ポリシリコン膜、１３ＳｉＮ膜。

Claims

半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜にコンタクトホールを形成する工程と、上記コンタクトホール内に導電膜を埋込んでプラグを形成する工程と、上記第１の絶縁膜およびプラグ上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上にレジストパターンを形成し、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をエッチングして上記プラグが突出したホールを形成する工程と、上記ホール内にキャパシタを形成する工程を備えた半導体装置の製造方法において、
上記ホールを形成する工程が、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をドライエッチングした後、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をウエットエッチングする工程であることを特徴とする半導体装置の製造方法。
半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜にコンタクトホールを形成する工程と、上記コンタクトホール内に導電膜を埋込んでプラグを形成する工程と、上記第１の絶縁膜およびプラグ上に、上部と下部とからなり、上部にはウエットエッチングに対して下部よりもエッチングレートの遅いハードマスクを有する第２の絶縁膜を形成する工程と、上記ハードマスク上にレジストパターンを形成し、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をドライエッチングした後、上記レジストパターンを除去して上記ハードマスクをマスクとして上記第１の絶縁膜および上記第２の絶縁膜の下部をウエットエッチングして上記プラグが突出したホールを形成する工程と、上記ホール内にキャパシタを形成する工程を備えたことを特徴とする半導体装置の製造方法。
上記第１および第２の絶縁膜の下部がＢＰＴＥＯＳ膜でなり、上記第２の絶縁膜の上部がＳｉＮ膜またはＵＳＧ膜でなることを特徴とする請求項２に記載の半導体装置の製造方法。
半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜にコンタクトホールを形成する工程と、上記コンタクトホール内に導電膜を埋込んでプラグを形成する工程と、上記第１の絶縁膜およびプラグ上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上にレジストパターンを形成し、上記レジストパターンをマスクとして上記第１の絶縁膜および上記第２の絶縁膜をエッチングして上記プラグが突出したホールを形成する工程と、上記ホール内にキャパシタを形成する工程を備えた半導体装置の製造方法において、
上記キャパシタを形成する工程の前に、上記プラグの高さが低くなるようにエッチングする工程を備えたことを特徴とする半導体装置の製造方法。
上記プラグの高さが低くなるようにエッチングする工程が、上記コンタクトホール内に導電膜を埋込んでプラグを形成する工程において、上記導電膜をオーバーエッチングする工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
上記プラグの高さが低くなるようにエッチングする工程が、上記ホールを形成する工程において、上記第１の絶縁膜および上記第２の絶縁膜のエッチングが上記プラグを形成している導電膜に対して選択比が３以下のエッチングであることを特徴とする請求項４に記載の半導体装置の製造方法。
上記第１の絶縁膜および上記第２の絶縁膜が酸化膜でなり、上記導電膜がポリシリコン膜である場合、Ｃ_５Ｆ_８／Ｏ_２／Ａｒ系のガスにＣＦ_４，ＳＦ_６，またはＣｌ_２を添加したガスを用いて上記エッチングを行うことを特徴とする請求項６に記載の半導体装置の製造方法。