KR20110135076A - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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KR20110135076A
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Abstract

본 발명의 반도체 소자는 반도체 기판 내 구비된 소자분리막에 형성된 리세스와, 상기 소자분리막에 의해 정의되는 활성영역 표면에 구비된 제 1 정션영역과, 상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 구비된 제 2 정션영역 및 제 3 정션영역과, 상기 제 1 정션영역을 노출시키는 제 1 콘택홀과, 상기 제 2 정션영역 및 상기 제 3 정션영역을 노출시키는 제 2 콘택홀과, 상기 제 1 콘택홀 및 상기 제 2 콘택홀에 매립된 콘택플러그를 포함하여, 반도체 소자의 고집적화로 주변회로 영역의 활성영역이 감소하여도 콘택플러그를 용이하게 형성할 수 있으며, 소자분리막을 이용하여 정션 영역을 용이하게 형성함으로써, 정션 영역과 반도체 기판 내 형성된 웰 영역과의 쇼트를 방지할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 주변회로 영역의 게이트 및 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 소자들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 이러한 고집적화를 위해서는, 반도체 소자를 구성하는 전자 부품들을 더욱 미세하게 형성할 필요가 있다. 전자 부품들의 미세화 수준은 반도체 소자의 제조 공정 기술(특히, 노광 기술)의 발전 속도에 의해 결정되기 때문에, 반도체 소자의 고집적화를 위해서는 진보된 공정 기술의 개발이 요구된다.
반도체 소자의 집적도가 높아지면서 각각의 단위셀의 크기는 점점 작아져, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 룰(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다.
이에 따라 반도체 소자의 주변회로 영역의 활성영역의 길이도 감소하게 되고 이로인해 콘택플러그와 게이트 사이의 간격이 줄어들게 되어 콘택플러그가 활성영역과 접속되는 영역의 마진이 감소되고 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 반도체 기판(100)에 구비된 소자분리막(12)에 의해 정의되는 활성영역(14) 상부에 구비된 게이트(16)를 포함하고, 게이트(16) 측벽에 구비된 스페이서(18)와, 게이트(16) 및 스페이서(18)를 마스크로 한 이온주입 공정에 의해 활성영역(14) 내에 형성된 정션 영역(junction area, 20)을 포함한다. 그리고, 정션 영역(20)과 접속되는 콘택플러그(24)와, 콘택플러그(24) 상부에 구비되는 비트라인(28)을 포함한다.
활성영역(14)과 콘택플러그(24)의 접속을 용이하게 하기 위하여 콘택플러그(24)와 게이트(16)의 적정 간격을 확보하여야 하지만, 고집적화에 따라 주변회로 영역의 활성영역(14)의 길이가 감소하게 되어, 활성영역(14)의 가장자리 영역(A)과 접속되는 콘택플러그(24)가 접속될 수 있는 마진이 감소하게 되며, 이에 따라 콘택플러그(24)가 활성영역(14)에 접속되지 못하고 활성영역(14)의 측벽을 어택(attack)하게 된다.
콘택플러그(24)가 활성영역(14)의 측벽을 어택하게 되는 경우에는 콘택플러그(24) 하부에 구비된 정션 영역(20)이 반도체 기판(10)내에 형성된 웰(well) 영역과 쇼트될 수 있어 불량을 유발하여 반도체 소자의 특성을 저하시키는 문제가 있다.
본 발명은 반도체 소자의 고집적화로 활성영역의 길이가 감소하게 되는 경우 활성영역의 가장자리 영역과 콘택플러그가 접속되는 마진이 감소되어 콘택플러그 하부에 구비된 정션 영역와 반도체 기판 내 형성된 웰 영역과 쇼트되어 반도체 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 주변회로 영역의 반도체 기판 내 구비된 소자분리막에 형성된 리세스와, 상기 소자분리막에 의해 정의되는 활성영역 표면에 구비된 제 1 정션영역과, 상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 구비된 제 2 정션영역 및 제 3 정션영역과, 상기 제 1 정션영역을 노출시키는 제 1 콘택홀과, 상기 제 2 정션영역 및 상기 제 3 정션영역을 노출시키는 제 2 콘택홀과, 상기 제 1 콘택홀 및 상기 제 2 콘택홀에 매립된 콘택플러그를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택홀 및 상기 제 2 콘택홀 사이에 구비되며, 상기 활성영역과 접속되는 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 양측에 구비되는 스페이서를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그 상부에 접속되는 비트라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 상에 상기 제 1 콘택홀 및 상기 제 2 콘택홀이 구비된 층간절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막은 상기 소자분리막과 상이한 식각선택비를 갖는 것을 특징으로 한다.
그리고, 상기 소자분리막은 질화막인 것을 특징으로 한다.
그리고, 상기 리세스의 깊이는 700Å 이하인 것을 특징으로 한다.
그리고, 상기 제 2 정션영역 및 상기 제 3 정션영역의 두께는 700Å 이하인 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 주변회로 영역의 반도체 기판 내 구비되는 소자분리막에 리세스를 형성하는 단계와, 상기 소자분리막에 의해 정의되는 활성영역 표면에 제 1 정션영역을 형성하는 단계와, 상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 제 2 정션영역 및 제 3 정션영역을 형성하는 단계와, 상기 제 1 정션영역을 노출시키는 제 1 콘택홀과, 상기 제 2 정션영역 및 상기 제 3 정션영역을 노출시키는 제 2 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 소자분리막에 리세스를 형성하는 단계 이전 상기 반도체 기판 상에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계 이전 상기 반도체 기판 내 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소자분리막을 형성하는 단계는 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 질화막을 형성하는 단계와, 상기 질화막에 에치백 공정을 수행하는 단계와, 상기 트렌치가 매립되도록 상기 에치백된 질화막 상부에 SOD막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 질화막에 에치백 공정을 수행하는 단계는 상기 질화막을 700Å 이하의 두께로 식각하는 것을 특징으로 한다.
그리고, 상기 소자분리막에 리세스를 형성하는 단계는 상기 SOD막을 스트립(strip)하는 것을 특징으로 한다.
그리고, 상기 제 1 정션영역을 형성하는 단계는 상기 활성영역의 표면에 대하여 상기 게이트를 마스크로 수직으로 이온 주입 공정을 수행하는 것을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 정션영역 및 상기 제 3 정션영역을 형성하는 단계는 상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 경사 이온주입을 수행하는 것을 특징으로 한다.
그리고, 상기 활성영역의 일측벽에 상기 제 2 정션영역을 형성하는 단계는 상기 활성영역의 표면에 대하여 반시계 방향으로 125˚ 기울어진 상태로 제 1 경사 이온주입을 수행하는 것을 특징으로 한다.
그리고, 상기 활성영역의 타측벽에 상기 제 3 정션영역을 형성하는 단계는 상기 활성영역의 표면에 대하여 반시계 방향으로 55˚ 기울어진 상태로 제 2 경사 이온주입을 수행하는 것을 특징으로 한다.
그리고, 상기 제 2 정션영역 및 상기 제 3 정션영역을 형성하는 단계 이후 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 포함하는 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 콘택홀을 형성하는 단계는 상기 소자분리막을 식각정지막으로 하여 상기 층간절연막을 식각하는 것을 특징으로 한다.
본 발명은 반도체 소자의 고집적화로 주변회로 영역의 활성영역이 감소하여도 콘택플러그를 용이하게 형성할 수 있으며, 소자분리막을 이용하여 정션 영역을 용이하게 형성함으로써, 정션 영역과 반도체 기판 내 형성된 웰 영역과의 쇼트를 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100)의 활성영역(112)의 표면에 구비된 제 1 정션영역(120)과, 소자분리막(108)에 형성된 리세스(114)와, 리세스(114)에 의해 노출된 활성영역(112)의 일측벽 및 타측벽에 구비된 제 2 정션영역(122) 및 제 3 정션영역(124)과, 제 1 정션영역(120)을 노출시키는 제 1 콘택홀(H1)과 제 2 정션영역(122) 및 제 3 정션영역(124)을 노출시키는 제 2 콘택홀(H2)에 매립된 콘택플러그(128)를 포함한다. 여기서, 콘택플러그(128)은 비트라인 콘택플러그, 저장전극 콘택플러그 또는 랜딩플러그를 포함하는 것이 바람직하다. 또한, 제 1 콘택홀(H1)과 제 2 콘택홀(H2) 사이에 구비되며 활성영역(112) 상부에 구비되는 게이트(116)를 더 포함하며, 게이트(116) 측벽에 구비되는 스페이서(118)를 더 포함한다.
여기서, 리세스(114)의 깊이는 700Å 이하인 것이 바람직하고, 소자분리막(108)은 질화막인 것이 바람직하다. 제 1 콘택홀(H1) 및 제 2 콘택홀(H2)은 소자분리막(108) 및 활성영역(112) 상부에 구비된 층간절연막(126)에 구비되는데, 이때 층간절연막(126)은 소자분리막(108)과 상이한 식각선택비를 갖는것이 바람직하다. 또한, 제 2 정션영역(122) 및 제 3 정션영역(124)의 깊이도 700Å 이하인 것이 바람직하다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 3a에 도시된 바와 같이, 주변회로 영역 내 반도체 기판(100)을 일정 깊이 식각하여 트렌치(102)를 형성한다. 도 3a에 도시되지는 않았지만, 트렌치(102)는 다음의 방법으로 형성되는 것이 바람직하다. 먼저, 반도체 기판(100) 상에 일정 두께의 패드 산화막와 패드 질화막을 형성한다. 여기서, 패드 질화막은 트렌치(102) 형성을 위한 식각공정에서 반도체 기판(100)을 보호하는 마스크로 사용되고, 패드 산화막은 패드 질화막의 스트레스를 완화시키는 완충막 역할을 한다. 노광 및 현상 공정을 수행하여 패드 질화막 상부에 트렌치(102) 영역을 정의하는 감광막 패턴을 형성하고, 이를 마스크로 반도체 기판(100)이 노출되도록 패드 질화막 및 패드 산화막을 식각한 후, 반도체 기판(100)을 일정 깊이 식각하여 트렌치(102)를 형성한다.
이어서, 트렌치(102)가 형성된 반도체 기판(100)에 대해 소정의 열산화 공정을 실시하여 트렌치(102)의 내벽에 측벽 산화막(104)을 형성한다. 그리고, 측벽 산화막(104)이 형성된 트렌치(102) 상부에, 질화막을 증착하여 라이너 질화막(106)을 형성한다. 측벽 산화막(104)은 트렌치(102) 형성을 위한 식각공정에서 발생한 식각 손상(damage)을 치유하기 위함이고, 라이너 질화막(106)은 후속 열공정에서 산화 소스가 침투하여 트렌치(102) 내벽이 산화되는 것을 방지하기 위한 것이다.
도 3b에 도시된 바와 같이, 트렌치(102)가 매립되도록 질화막(108) 및 SOD(Spin On Dielectric,110)을 형성한다. 트렌치(102)에 매립된 질화막(108) 및 SOD막(110)에 의해 활성영역(112)이 정의된다.
보다 구체적으로, 질화막(108)을 트렌치(102)가 매립되도록 형성하고, 질화막(108)에 에치백 공정을 수행하여 일부를 제거함으로써 트렌치(102)의 상부는 매립되지 않도록 한다. 이때, 질화막(108)은 700Å 이하의 두께가 제거되도록 하는 것이 바람직하다. 질화막(108)이 700Å 이하의 두께로 제거되도록 하는 것은 후속 공정에 활성영역(112)의 측벽에 형성되는 정션영역의 위치를 조절하기 위함이다. 즉, 활성영역(112) 표면으로부터 700Å 이하의 범위 내에서 정션이 형성되도록 함으로써 반도체 기판 내에 형성된 웰(well) 영역과 쇼트되는 것을 용이하게 방지할 수 있도록 한다. 보다 구체적인 설명은 도 3e 및 도 3f를 참조한다.
이어서, 트렌치(102)가 매립되도록 질화막(108)이 제거된 영역에 SOD(Spin On Dielectric, 110)막을 형성한다. SOD막(110)의 표면이 반도체 기판(100)의 표면과 동일한 높이를 갖도록 SOD막(110)에 평탄화 식각 공정을 수행할 수 있다.
도 3c에 도시된 바와 같이, 활성영역(112) 및 SOD막(110) 상부에 게이트(116)를 형성하고, 게이트(116) 측벽에 제 1 스페이서(118a) 및 제 2 스페이서(118b)를 포함하는 스페이서(118)를 형성한다. 이후, 트렌치(102) 상부에 매립된 SOD막(110)을 스트립(strip)으로 제거시켜 리세스(114)를 형성시킨다. 결국, 리세스(114)에 의해 소자분리막(108)의 표면은 활성영역(112)의 표면 보다 낮은 높이를 갖게 된다. 본 발명에서는 반도체 소자의 고집적화로 활성영역(112)의 길이가 짧아져 활성영역(112)의 양단부에 여유 공간이 없이 게이트(116) 및 스페이서(118)가 형성된 상태를 나타낸다.
도 3d에 도시된 바와 같이, 게이트(116) 및 스페이서(118)를 마스크로 이온주입 공정(I1)을 수행하여 제 1 정션영역(120)을 형성낸다. 이온 주입 공정(I1)은 활성영역(112) 표면에 대하여 수직(90˚)으로 수행되는 것이 바람직하다. 본 발명은 활성영역(112)의 길이가 짧아져 활성영역(112)의 양단부에는 여유 공간이 없는 경우를 나타내므로, 활성영역(112)의 양단부 표면에는 정션영역이 형성되지 않는다. 따라서, 활성영역(112)의 양단부 표면에 형성되지 못한 정션영역은 다음의 도 3e 및 도 3f에 도시된 바와 같이 활성영역(112)의 일측벽 및 타측벽에 제 2 정션영역(122) 및 제 3 정션영역(124)을 형성함으로써 후속 공정에서 형성되는 콘택플러그와 접속되도록 한다.
도 3e에 도시된 바와 같이, 활성영역(112)의 표면에 대하여 제 1 경사 이온주입(I2)을 수행하여 활성영역(112)의 일측벽에 제 2 정션영역(122)을 형성한다. 여기서, 제 1 경사 이온 주입(I2)은 활성영역(112)의 표면에 대하여 반시계 방향으로 약 125˚ 기울어진 상태에서 수행되는 것이 바람직하다. 따라서, 제 1 경사 이온 주입(I2)은 활성영역(112)의 일측벽에만 수행되어 활성영역(112)의 일측벽에 제 2 정션영역(122)이 용이하게 형성되도록 한다.
그리고, 제 2 정션영역(122)은 SOD막(110)의 스트립(strip) 공정에서 제거됨으로써 형성된 리세스(114)에 의해 노출된 활성영역(112)의 일측벽에 형성되므로, 제 2 정션영역(122)의 두께는 리세스(114)의 깊이에 따라 정의되는 것으로 볼 수 있다. 이는 리세스(114)의 깊이 조절을 통하여 제 2 정션영역(122)이 반도체 기판(100) 내에 형성된 웰 영역과 쇼트되지 않도록 조절할 수 있음을 의미한다.
도 3f에 도시된 바와 같이, 활성영역(112)의 표면에 대하여 제 2 경사 이온 주입(I3)을 수행하여 활성영역(112)의 타측벽에 제 3 정션영역(124)을 형성한다. 여기서, 제 2 경사 이온 주입(I3)은 활성영역(112)의 표면에 대하여 반시계 방향으로 약 55˚ 기울어진 상태에서 수행되는 것이 바람직하다. 따라서, 제 2 경사 이온 주입(I3)는 활성영역(112)의 타측벽에만 수행되어 활성영역(112)의 타측벽에 제 3 정션영역(124)이 용이하게 형성되도록 한다.
제 3 정션영역(124) 역시, 제 2 정션영역(122)과 마찬가지로, 리세스(114)의 깊이 조절을 통하여 반도체 기판(100) 내 형성된 웰 영역과 쇼트되지 않도록 조절할 수 있다.
도 3g에 도시된 바와 같이, 반도체 기판(100) 상부에 층간절연막(126)을 형성한 후, 활성영역(112) 표면에 형성된 제 1 정션영역(120)이 노출되도록 제 1 콘택홀(H1)과, 활성영역(112)의 일측벽 및 타측벽에 형성된 제 2 정션영역(122) 및 제 3 정션영역(124)이 노출되도록 층간절연막(126)을 식각하여 제 2 콘택홀(H2)을 형성한 후 제 1, 제 2 콘택홀(H1,H2)에 도전층을 매립하여 콘택플러그(128)를 형성한다. 이때, 콘택플러그(128)는 비트라인 콘택플러그, 저장전극 콘택플러그 또는 랜딩플러그를 포함하는 것이 바람직하다.
여기서, 제 2 콘택홀(H2)은 제 2 정션영역(122) 및 제 3 정션영역(124)이 노출되도록 형성되고, 질화막(108)을 식각정지막으로 질화막(108)의 표면이 노출되도록 형성된다. 따라서, 층간절연막(126)은 질화막(108)과 서로 다른 식각선택비를 가져 제 2 콘택홀(H2) 형성시 질화막(108)은 식각하지 않도록 하는 것이 바람직하다. 이러한 특성을 이용하여 질화막(108) 하부로 제 2 콘택홀(H2)이 형성되지 않도록 함으로써, 제 2 콘택홀(H2)을 매립하는 콘택플러그(128)에 의해 제 2 정션영역(122) 및 제 3 정션영역(124)이 반도체 기판(100) 내에 형성된 웰 영역과 쇼트되는 문제를 근본적으로 방지할 수 있다.
이어서, 콘택플러그(128)를 포함하는 층간절연막(126) 상부에 층간절연막(130)을 형성하고, 콘택플러그(128)가 노출되도록 층간절연막(130)을 식각한 후, 콘택플러그(128)과 접속되는 비트라인(132)을 형성한다.
따라서, 본 발명은 소자분리막에 리세스를 형성함으로써 리세스에 의해 노출된 활성영역의 측벽에 정션영역을 형성하여 후속 공정에 형성되는 콘택플러그와의 접속을 용이하게 하고, 리세스의 깊이 조절을 통하여 반도체 기판의 웰 영역과 쇼트되는 것을 방지할 수 있을 뿐만 아니라, 콘택플러그가 소자분리막 하부로 형성되지 않도록 함으로써 역시 정션영역이 반도체 기판과 쇼트되는 것을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (21)

  1. 반도체 기판 내 구비된 소자분리막에 형성된 리세스;
    상기 소자분리막에 의해 정의되는 활성영역 표면에 구비된 제 1 정션영역;
    상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 구비된 제 2 정션영역 및 제 3 정션영역;
    상기 제 1 정션영역을 노출시키는 제 1 콘택홀;
    상기 제 2 정션영역 및 상기 제 3 정션영역을 노출시키는 제 2 콘택홀; 및
    상기 제 1 콘택홀 및 상기 제 2 콘택홀에 매립된 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 콘택홀 및 상기 제 2 콘택홀 사이에 구비되며, 상기 활성영역과 접속되는 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 게이트 양측에 구비되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 콘택플러그 상부에 접속되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 반도체 기판 상에 구비되며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀이 구비된 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 층간절연막은 상기 소자분리막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 소자분리막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 리세스의 깊이는 700Å 이하인 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제 2 정션영역 및 상기 제 3 정션영역의 두께는 700Å 이하인 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판 내 구비되는 소자분리막에 리세스를 형성하는 단계;
    상기 소자분리막에 의해 정의되는 활성영역 표면에 제 1 정션영역을 형성하는 단계;
    상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 제 2 정션영역 및 제 3 정션영역을 형성하는 단계;
    상기 제 1 정션영역을 노출시키는 제 1 콘택홀과, 상기 제 2 정션영역 및 상기 제 3 정션영역을 노출시키는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 소자분리막에 리세스를 형성하는 단계 이전
    상기 반도체 기판 상에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 게이트를 형성하는 단계 이전
    상기 반도체 기판 내 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 질화막을 형성하는 단계;
    상기 질화막에 에치백 공정을 수행하는 단계;
    상기 트렌치가 매립되도록 상기 에치백된 질화막 상부에 SOD막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 질화막에 에치백 공정을 수행하는 단계는
    상기 질화막을 700Å 이하의 두께로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 13에 있어서,
    상기 소자분리막에 리세스를 형성하는 단계는
    상기 SOD막을 스트립(strip)하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 10에 있어서,
    상기 제 1 정션영역을 형성하는 단계는
    상기 활성영역의 표면에 대하여 상기 게이트를 마스크로 수직으로 이온 주입 공정을 수행하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 10에 있어서,
    상기 제 2 정션영역 및 상기 제 3 정션영역을 형성하는 단계는
    상기 리세스에 의해 노출된 상기 활성영역의 일측벽 및 타측벽에 경사 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 10에 있어서,
    상기 활성영역의 일측벽에 상기 제 2 정션영역을 형성하는 단계는
    상기 활성영역의 표면에 대하여 반시계 방향으로 125˚ 기울어진 상태로 제 1 경사 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 10에 있어서,
    상기 활성영역의 타측벽에 상기 제 3 정션영역을 형성하는 단계는
    상기 활성영역의 표면에 대하여 반시계 방향으로 55˚ 기울어진 상태로 제 2 경사 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 10에 있어서,
    상기 제 2 정션영역 및 상기 제 3 정션영역을 형성하는 단계 이후
    상기 제 1 콘택홀 및 상기 제 2 콘택홀을 포함하는 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 청구항 20에 있어서,
    상기 제 2 콘택홀을 형성하는 단계는
    상기 소자분리막을 식각정지막으로 하여 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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