KR101120179B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트(Buried Gate)를 활성 영역과 접하도록 형성함으로써 활성 영역과 연결된 배선의 저항을 감소시키고, 전원 공급을 위한 배선의 개수를 줄임으로써 공정 마진(margin)을 개선하고 상기 배선과 상기 활성 영역 간의 바이어스(Bias) 공급 구조를 안정화시키는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 활성 영역과 배선 간의 저항을 감소시켜 바이어스(Bias)를 안정적으로 공급할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100)에 웰 구조(110, 120), 활성 가드(135), 콘택(160), 금속 배선(170) 및 파워 배선(180)을 도시한 것이다.
먼저, 반도체 기판(100) 내에 이온 주입을 실시하여 웰 구조(110, 120)를 형성한 후, 활성 영역을 정의하는 소자분리막을 형성하되, 상기 활성 영역 내에는 활성 가드(135)를 포함한다. 이때, 웰 구조(110, 120)는 p웰 및 n웰로 형성되며, 활성 가드(135)는 p웰 구조(110)의 NMOS 소자(125) 및 n웰 구조(120)의 PMOS 소자(125')들의 집합의 외곽을 각각 둘러싸도록 구비되어 있다.
이후, 상기 활성 가드(135)와 연결된 콘택(160)을 이용하여 금속 배선(170)이 형성된 모습을 도시한 것이다. 이후, 금속 배선(170)과 연결되는 파워 배선(180)을 형성한다.
여기서, 상기 금속 배선(170)과 상기 콘택(160)을 이용하여 연결된 활성 가드(135)는 상기 금속 배선(170)보다 저항이 크기 때문에 웰 구조(110, 120)의 바이어스(bias) 저항이 일정하지 않거나 불안정하다. 따라서, 상기 바이어스 저항을 일정하게 유지하기 위하여 콘택(160)을 이용하여 금속 배선(170)을 더 많이 연결함으로써 저항을 고르게 분배시킨다. 하지만, 이러한 활성 가드(135)를 연결하기 위한 상기 금속 배선(170)의 개수가 증가함에 따라 반도체 소자의 공정 마진(margin)의 확보가 어렵다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판(100) 내에 이온 주입(Ion Implantation)을 실시하여 각각 p웰(110) 및 n웰(120) 구조를 형성한다.
다음에는, 각 웰(110, 120) 구조를 형성한 후, 반도체 기판(100)에 활성 영역(130)을 정의하는 소자분리막(140)을 형성한다. 이때, 상기 활성 영역(130)은 각 웰(well) 구조(110, 120)와 동일한 이온을 주입하여 동일한 정션(junction)을 형성하며, 활성 가드(Well Guard, 135)를 포함한다.
다음에는, 상기 반도체 기판(100)을 포함한 전면에 절연막(150)을 형성한다. 상기 절연막(150) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 마스크로 상기 활성 영역의 활성 가드(135)가 노출될 때까지 상기 절연막(150)을 식각하여 콘택 영역(미도시)을 형성한다.
다음에는, 콘택 영역에 도전 물질을 매립한 후, 상기 절연막(150)이 노출될 때까지 평탄화 식각(chemical Mechanical Polishing)하여 콘택(160)을 형성한다.
다음에는, 콘택(160)과 연결된 금속 배선(170)을 형성한다. 이때, 금속 배선(170)은 라인(line) 타입으로 형성하며, 장벽 금속막(barrier metal) 및 구리(Cu)막을 포함한다.
이후, 상기 금속 배선(170)과 연결되는 파워(power) 배선(미도시)을 형성한다.
여기서, 트랜지스터(transistor)의 안정적인 동작을 위해서는 상기 웰 구조의 바이어스(bias)가 일정 수준으로 유지되어야 한다. 이때, 웰 구조의 바이어스가 일정 수준으로 유지되기 위해서는 금속 배선과 활성 영역이 콘택으로 연결되되, 상기 금속 배선은 가능한 많이 연결되어야 한다. 이는, 상기 활성 영역이 금속 배선보다 저항이 크기 때문에 금속 배선을 많이 연결하여 웰 구조의 바이어스의 저항을 일정하게 유지할 수 있도록 조절하는 것이다. 하지만, 이러한 상기 콘택을 포함한 상기 활성 영역을 연결하기 위한 금속 배선의 개수가 증가함에 따라 공정 마진(margin)이 감소하는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트(Buried Gate)를 활성 영역과 중첩시키거나 일정 간격을 갖으며 서로 평행하도록 형성함으로써 활성 영역과 연결된 배선의 저항을 감소시키고, 전원 공급을 위한 배선의 개수를 줄임으로써 공정 마진(margin)을 개선하고 상기 배선과 활성 영역 간의 바이어스(Bias) 공급 구조를 안정화시키는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 트렌치 마스크를 이용하여 상기 활성 영역 및 소자분리막을 식각하여 트렌치를 형성한 후, 상기 트렌치에 도전물질을 매립하여 매립 게이트(Buried Gate)를 형성하는 단계, 상기 반도체 기판을 포함한 전면에 절연막을 형성하는 단계 및 콘택 마스크를 식각 마스크로 상기 매립 게이트 및 상기 활성 영역이 노출될 때까지 상기 절연막을 식각하여 콘택 영역을 형성하는 단계, 상기 콘택 영역에 도전 물질을 매립하여 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 매립 게이트는 상기 활성 영역과 중첩되도록 형성하는 것을 포함한다.
바람직하게는, 상기 매립 게이트는 상기 활성 영역과 일정 간격을 가지며 서로 평행하도록 형성하는 것을 포함한다.
바람직하게는, 상기 트렌치를 형성한 다음에 상기 트렌치에 도전물질을 형성하기 전에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 매립 게이트 및 상기 활성 영역을 동시에 상기 콘택과 접속되어 바이어스(bias) 저항을 일정하게 유지하는 것을 특징으로 한다.
바람직하게는, 상기 활성 영역에 활성 가드(Active guard)를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 활성 가드는 p웰 구조의 nMOS 소자들의 집합의 외곽을 둘러싸도록 형성된 것을 특징으로 한다.
바람직하게는, 상기 활성 가드는 n웰 구조의 pMOS 소자들의 집합의 외곽을 둘러싸도록 형성된 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판에 상기 소자분리막을 형성하기 전에 상기 반도체 기판 내에 이온 주입을 실시하여 웰 구조를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 웰 구조는 n웰 및 p웰을 포함하는 것을 특징으로 한다.
본 발명은 매립 게이트(Buried Gate)를 활성 영역과 중첩시키거나 일정 간격을 갖으며 서로 평행하도록 형성함으로써 활성 영역과 연결된 배선의 저항을 감소시키고, 전원 공급을 위한 배선의 개수를 줄임으로써 공정 마진(margin)을 개선하고 상기 배선과 활성 영역 간의 바이어스(Bias) 공급 구조를 안정화시키는 장점을 가진다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(200)에 웰 구조(210, 220), 활성 가드(Active guard, 235), 매립 게이트(Buried Gate, 260), 금속 배선(270), 콘택(280) 및 파워 배선(290)을 도시한 것이다.
먼저, 반도체 기판(200) 내에 이온 주입을 실시하여 웰 구조(210, 220)를 형성한 후, 활성 영역을 정의하는 소자분리막을 형성하되, 상기 활성 영역 내에는 활성 가드(235)를 포함한다. 이때, 웰 구조(210, 220)는 p웰 및 n웰로 형성되며, 활성 가드(235)는 p웰 구조(210)의 NMOS 소자(225)들 및 n웰 구조(220)의 PMOS 소자(225')들의 집합의 외곽을 각각 둘러싸도록 구비되어 있다.
다음에는, 활성 영역과 소자분리막을 일부 식각하여 트렌치(미도시)를 형성한 다음에 상기 트렌치에 전극 물질을 매립하여 형성된 매립 게이트(260)를 형성한다. 이때, 매립 게이트(260)는 활성 가드(235)와 일부 중첩(overlap) 되거나 일정 간격으로 평행하게 형성되는 것이 바람직하다. 이러한 매립 게이트(260)와 활성 가드(235)의 중첩된 배치 또는 병렬적 배치는 높은 저항을 갖는 활성 가드(235)와 낮은 저항을 갖는 매립 게이트(260) 간의 저항을 서로 분배하여 일정하게 유지시켜 주는 역할을 한다.
이후, 활성 가드(235) 및 매립 게이트(260)와 동시에 연결된 콘택(280)이 형성된 모습을 도시한 것이다. 여기서, 상기 활성 가드(235) 및 상기 매립 게이트(260)와 동시에 연결된 콘택(280)은 웰 구조(210, 220)의 바이어스(bias)의 저항을 일정하게 유지시킨다. 이때, 매립 게이트(260)는 종래 기술의 금속 배선의 역할을 하며 활성 영역의 높은 저항을 줄이고 후속 공정 시 금속 배선의 개수를 줄임으로써 공정 마진(margin)을 확보할 수 있는 장점을 가진다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 도 3의 B-B' 절단면을 도시한 것이다.
도 4를 참조하면, 반도체 기판(200) 내에 이온 주입(Ion Implantation)을 실시하여 각각 p웰(210) 및 n웰(220) 구조를 형성한다.
다음에는, 반도체 기판(200)에 활성 영역(230)을 정의하는 소자분리막(240)을 형성한다. 이때, 상기 활성 영역(230)은 각 웰(well) 구조(210, 220)와 동일한 이온(ion)을 주입하여 동일한 정션(junction)을 형성하며, 활성 가드(Active Guard, 235)를 포함한다.
다음에는, 상기 반도체 기판(200) 상에 감광막을 형성한 후, 매립 게이트 형성용 마스크를 이용한 노광 및 현상 공정으로 상기 활성 영역(230) 및 소자분리막(240)을 식각하여 트렌치(미도시)를 형성한다. 이후, 상기 트렌치 상에 게이트 절연막(250)을 형성하는 것이 바람직하다.
상기 트렌치에 도전 물질을 매립하여 매립 게이트(buried gate, 260)를 형성한다. 이때, 매립 게이트(260)는 활성 영역(230)과 일부 중첩(overlap) 되거나 일정 간격으로 평행하게 형성되는 것이 바람직하다.
여기서, 매립 게이트(260)를 상기 활성 영역과 일부 중첩시키거나 일정 간격으로 평행하게 형성함으로써 후속 공정 중 금속 배선 형성 없이도 웰 구조의 바이어스가 일정 수준으로 유지할 수 있다.
다음에는, 상기 반도체 기판(200)을 포함한 전면에 절연막(270)을 형성한다. 상기 절연막(270) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 활성 가드(235) 및 상기 매립 게이트(260)를 노출할 때까지 감광막 패턴을 마스크로 상기 절연막(270)을 식각하여 콘택 영역(미도시)을 형성한다.
다음에는, 콘택 영역에 도전 물질을 매립한 후, 상기 절연막(270)을 노출할 때까지 평탄화 식각(chemical Mechanical Polishing)하여 콘택(280)을 형성한다.
전술한 바와 같이, 본 발명은 매립 게이트(Buried Gate)를 활성 영역과 중첩시키거나 일정 간격을 갖으며 서로 평행하도록 형성함으로써 활성 영역과 연결된 배선의 저항을 감소시키고, 전원 공급을 위한 배선의 개수를 줄임으로써 공정 마진(margin)을 개선하고 상기 배선과 활성 영역 간의 바이어스(Bias) 공급 구조를 안정화시키는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    트렌치 마스크를 이용하여 상기 활성 영역 및 소자분리막을 식각하여 트렌치를 형성한 후, 상기 트렌치에 도전물질을 매립하여 매립 게이트(Buried Gate)를 형성하되, 상기 매립 게이트는 상기 활성 영역과 중첩되도록 형성하는 단계;
    상기 반도체 기판을 포함한 전면에 절연막을 형성하는 단계;
    콘택 마스크를 식각 마스크로 상기 매립 게이트 및 상기 활성 영역이 노출될 때까지 상기 절연막을 식각하여 콘택 영역을 형성하는 단계; 및
    상기 콘택 영역에 도전 물질을 매립하여 콘택을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 매립 게이트는 상기 활성 영역과 일정 간격을 가지며 서로 평행하도록 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트렌치를 형성한 다음에 상기 트렌치에 도전물질을 형성하기 전에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 매립 게이트 및 상기 활성 영역을 동시에 상기 콘택과 접속되어 바이어스(bias) 저항을 일정하게 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 활성 영역을 정의하는 소자분리막을 형성하는 단계 이후,
    상기 활성 영역에 활성 가드(Active guard)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 활성 가드는 p웰 구조의 nMOS 소자들의 집합의 외곽을 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 활성 가드는 n웰 구조의 pMOS 소자들의 집합의 외곽을 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 반도체 기판에 상기 소자분리막을 형성하기 전에 상기 반도체 기판 내에 이온 주입을 실시하여 웰 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 웰 구조는 n웰 및 p웰을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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