JP2003031692A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003031692A
JP2003031692A JP2001219279A JP2001219279A JP2003031692A JP 2003031692 A JP2003031692 A JP 2003031692A JP 2001219279 A JP2001219279 A JP 2001219279A JP 2001219279 A JP2001219279 A JP 2001219279A JP 2003031692 A JP2003031692 A JP 2003031692A
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insulating film
core insulating
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film
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Akishige Yuya
明栄 油谷
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Abstract

(57)【要約】 【課題】 微細化されてもキャパシタの容量の低下を抑
制することができるキャパシタを備えた半導体装置およ
びその製造方法を提供する。 【解決手段】 半導体基板１の上に形成されたキャパシ
タのコアを構成するコア絶縁膜１１と、このコア絶縁膜
１１の側面を覆うように形成されたキャパシタ下部電極
１２と、このキャパシタ下部電極１２の表面およびコア
絶縁膜１１の上面を覆うように形成されたキャパシタ誘
電体膜１３ａと、このキャパシタ誘電体膜１３ａの表面
を覆うように形成されたキャパシタ上部電極１４ａとを
備え、コア絶縁膜１１の下面がキャパシタ下部電極１２
の下面よりもさらに下側に位置するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダマシンピラー型
セルを有するキャパシタを備えた半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体装置のキャパシタに
は、ダマシンピラー型のセル構造を有するものが用いら
れている。ダマシンピラー型セルは、ダマシンピラー工
程を応用して作るものであるが、図１３に示すように、
キャパシタ下部電極１１２、キャパシタ誘電体膜１１３
およびキャパシタ上部電極１１４がそれぞれ層状に釣鐘
型をなして形成されている形状のセルである。形状的に
はスタック型とほぼ同様であるが、以下のような製造方
法により、キャパシタ下部電極の写真製版工程のミスア
ライメントをカバーできることがその特徴である。以下
に、従来のダマシンピラー型セルのキャパシタの製造方
法の概略を説明する。なお、半導体基板１０１、ソース
／ドレイン領域１０２、ゲート絶縁膜１０３、ゲート電
極１０４、層間絶縁膜１０５、および、コンタクトプラ
グ１０６の構造については従来と同様なのでその製造方
法の説明を省略する。
【０００３】従来のダマシンピラー型セルを有するキャ
パシタは、図１４に示すように、通常の製造方法で、層
間絶縁膜１０５にコンタクトプラグ（ＰｏｌｙＳｉまた
はＴｉＮ、Ｗなどのメタル）１０６を形成した後、シリ
コン窒化膜１０７で層間絶縁膜１０５およびコンタクト
プラグ１０６の上面全体を覆う。なお、シリコン窒化膜
１０７の膜厚は数十ｎｍが代表的である。
【０００４】次に、図１５に示すように、シリコン窒化
膜１０７の上面をさらにシリコン酸化膜１０８により覆
う。なお、シリコン酸化膜１０８の厚さはセルの高さに
よって変わるが、数百ｎｍ程度である。次に、図１６に
示すように、シリコン酸化膜１０８にコンタクトホール
１０９を形成し、シリコン窒化膜１０７の表面を露出さ
せる。次に、図１７に示すように、さらにコンタクトホ
ール１０９の底面をエッチングし、シリコン窒化膜１０
７を貫通してコンタクトプラグ１０６および層間絶縁膜
１０５をわずかにエッチングする程度までコンタクトホ
ール１０９を延ばす。
【０００５】なお、コンタクトホール１０９の形成は写
真製版とエッチングとを用いて、シリコン酸化膜１０８
に開口するのであるが、ここで重要なのは、従来のスタ
ック型セルと異なり、開口部とコンタクトプラグ１０６
とが位置ずれをおこしていても、ダマシンピラー型セル
を有するキャパシタにおいては、コンタクトホール１０
９が完全にコンタクトプラグ１０６を踏み外していなけ
ればよいという利点がる。図１７においては、その点を
強調するために、故意にミスアライメントを起こした場
合を図示している。なお、実際にはコンタクトホールの
径を小さくする目的で開口後にＴＥＯＳなどの枠付けを
行なうことがある。
【０００６】また、シリコン窒化膜１０７をセルフアラ
イン的にエッチングするが、この時点でコンタクトホー
ル１０９がコンタクトプラグ１０６を踏み外した場合に
は、下部の層間絶縁膜１０５の一部とコンタクトプラグ
１０６の一部とがエッチングされる。通常、層間絶縁膜
１０５とコンタクトプラグ１０６とでは、コンタクトプ
ラグ１０６の方がエッチングレートが速いため、図１７
に示すような階段状の構造が形成される。
【０００７】次に、図１８に示すようにキャパシタ下部
電極１１２となるメタル１１０で、コンタクトホール１
０９の開口部を埋込むとともにシリコン酸化膜１０８の
上面を覆う。埋込方法は特に問わないがカバレッジの点
からＣＶＤ法が望ましい。
【０００８】次に、図１９に示すように、平坦化エッチ
バックを行ない埋込部以外のメタル１１０を除去して、
メタル１１１を形成する。このエッチバックの方法は通
常のドライエッチングや、ＣＭＰ（Chemical Mechanica
l Polishing）などを用いる。
【０００９】次に、図２０に示すように、シリコン酸化
膜１０８のエッチオフを行なう。このエッチオフは、通
常のウェットエッチングで可能であるが、ドライエッチ
ングを併用してもよい。この時点で、メタル１１１に対
してセルフアライン的にピラー型のキャパシタ下部電極
１１２が形成される。このような形成方法を用いると、
キャパシタ下部電極１１２とコンタクトプラグ１０６と
の接触部分以外はすべてシリコン窒化膜１０７で被覆さ
れた形になるため、ミスアライメントがあってもそれが
後工程において影響を及ぼすことはない。
【００１０】次に、図２１に示すように、ダマシンピラ
ー型のピラーをコアにして、サイドウォール膜の形成を
行なう。サイドウォール膜１１２は、コアと同じ物質で
もよくまた別の物質でもよい。なお、この場合によって
は、この工程を省略することもあり得る。サイドウォー
ル膜１１２の厚さは、平坦部の厚さとして数十ｎｍが一
般的である。具体的には、キャパシタ下部電極１１２の
材料のデポジションを行なった後に、全面エッチバック
を行なえば形成が可能である。キャパシタ下部電極の上
面が損失することはあるがそれでもキャパシタの性能と
して問題になることはない。
【００１１】次に、図２２に示すように、キャパシタ誘
電体膜１１３を形成する。膜厚は数ｎｍから数十ｎｍ程
度である。次に、キャパシタ誘電体膜１１３の上に膜厚
が数十ｎｍ程度のキャパシタ上部電極１１４を形成す
る。この後、通常の層間絶縁膜の形成およびアルミ配線
工程を行なうことによりダマシンピラー型セルを有する
キャパシタが形成される。なお、キャパシタ上部電極１
１４およびキャパシタ誘電体膜１１３の不必要な部分は
エッチング等により除去されて、図１３に示すような構
造のキャパシタが完成される。
【００１２】
【発明が解決しようとする課題】上記のような構造のダ
マシンピラー型セルを有するキャパシタにおいては、デ
ザインルールの縮小化に伴い、誘電体膜の膜厚が減少す
ると誘電率が減少してキャパシタ容量が低下するという
ことがある。このダマシンピラー構造において、デザイ
ンルールが０．１０μｍ程度に縮小されてくると、セル
プレートを十分にセルに被覆するために誘電体の膜厚を
薄くする必要がある。しかしながら、ペブロスカイト誘
電体膜などの結晶性の誘電体では、膜厚を薄くする（〜
１０ｎｍ）と誘電率が減少することがしばしばある。こ
れは、結晶格子の中で、Ｔｉ原子が変位することにより
高い誘電率が発現しているためであり、膜厚が小さくな
ると結晶性が悪化して結晶格子が乱れてしまうためであ
る。このため、膜厚を薄くしてもキャパシタ容量が増え
ずにリーク電流の増加が発生してしまうことがある。
【００１３】図２３は、そのリーク電流の発生の一例と
して、実膜厚と酸化膜換算膜厚ｔｅｑとの相関関係を示
したものである。この図２３に示す図から分かるよう
に、キャパシタ誘電体膜１１３の膜厚が小さくなると、
酸化膜換算膜厚ｔｅｑの減少の仕方が小さくなる、すな
わち、従来のダマシンピラー型セルの構造では、キャパ
シタを微小化させるとキャパシタ容量が低下する。
【００１４】この発明は上述の問題に鑑みてなされたも
のであって、その目的は、微細化されてもキャパシタの
容量を低下を抑制することができるキャパシタを備えた
半導体装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上に形成されたキャパシタのコアを構成す
るコア絶縁膜と、このコア絶縁膜の側面を覆うように形
成されたキャパシタ下部電極と、このキャパシタ下部電
極の表面およびコア絶縁膜の上面を覆うように形成され
たキャパシタ誘電体膜と、このキャパシタ誘電体膜の表
面を覆うように形成されたキャパシタ上部電極とを備
え、コア絶縁膜の下面がキャパシタ下部電極の下面より
もさらに下側に位置するようにする。このような構成に
することにより、キャパシタのコアとしてコア絶縁膜が
形成されるため、キャパシタ下部電極の内側面とキャパ
シタ上部電極との間で生じる電気力線に相当する分だけ
キャパシタの容量を増加させることができる。また、コ
ア絶縁膜の下面がキャパシタ下部電極の下面よりもさら
に下側に位置するようにするため、キャパシタ下部電極
の内側面の全てをキャパシタの容量の増加に寄与させる
ことができる。その結果、微細化されてもキャパシタ容
量の低下を抑制することができるキャパシタを備えた半
導体装置とすることができる。
【００１６】本発明の半導体装置は、好ましくは、コア
絶縁膜の上面がキャパシタ下部電極の上端よりも低い位
置にある。このような構成にすることにより、キャパシ
タ上部電極の上側の内側面部分において、キャパシタ上
部電極とキャパシタ下部電極との対向面積を大きくする
ことができるため、キャパシタの容量を大きくすること
ができる。
【００１７】本発明の半導体装置は、好ましくは、キャ
パシタ下部電極に電気的に接続されるプラグを備え、コ
ア絶縁膜を切る所定の縦断面において、プラグの幅がコ
ア絶縁膜の幅よりも大きい。このような構成にすること
により、コア絶縁膜の下面の内側にプラグの上面全てが
含まれてしまうことを防止することができるため、キャ
パシタ下部電極の下面がプラグの上面に全く接続されな
いようになることを抑制することができる。
【００１８】本発明の半導体装置は、また、コア絶縁膜
の下面がコンタクトプラグと接続する接続部分と接続部
分以外の部分とで段差形状をなしていてもよい。このよ
うな構成にすることより、プラグを形成するためのホー
ルをエッチングレートを気にすることなく、一気にコア
絶縁膜を形成することができる。
【００１９】本発明の半導体装置は、好ましくは、コア
絶縁膜が高誘電体膜である。コア絶縁膜が高誘電体膜で
あることにより、絶縁膜に比較してキャパシタの容量を
さらに増加させることができる。
【００２０】本発明の半導体装置の製造方法は、半導体
基板の上にキャパシタのコアとなるコア絶縁膜を形成す
る工程と、このコア絶縁膜の側面を覆うようにキャパシ
タ下部電極を形成する工程と、このキャパシタ下部電極
の表面およびコア絶縁膜の上面を覆うようにキャパシタ
誘電体膜を形成する工程と、このキャパシタ誘電体膜の
表面を覆うようにキャパシタ上部電極を形成する工程と
を備え、コア絶縁膜を形成する工程において、コア絶縁
膜の下面を後に形成されるキャパシタ下部電極の下面よ
りもさらに下側に位置するように形成する。このような
製法にすることにより、キャパシタのコアとしてコア絶
縁膜を形成することができるため、キャパシタ下部電極
の内側面とキャパシタ上部電極との間で生じる電気力線
に相当する分だけキャパシタの容量を増加させることが
できる。また、コア絶縁膜を形成する工程において、コ
ア絶縁膜の下面を後に形成されるキャパシタ下部電極の
下面よりもさらに下側に位置するように形成するため、
キャパシタ下部電極の内側面の全てをキャパシタの容量
の増加に寄与させる構造を形成することができる。その
結果、微細化されてもキャパシタ容量の低下を抑制する
ことができるキャパシタを備えた半導体装置の製造方法
を提供することができる。
【００２１】本発明の半導体装置の製造方法は、好まし
くは、コア絶縁膜を形成する工程において、コア絶縁膜
の上面をキャパシタ下部電極の上端よりも低い位置にす
るように形成する。このような製法にすることにより、
キャパシタ下部電極の内側面側に形成されるキャパシタ
誘電体膜に相当するだけキャパシタの容量を大きくする
ことができる。
【００２２】本発明の半導体装置の製造方法は、また、
好ましくは、キャパシタ下部電極に電気的に接続される
プラグを形成する工程を備え、このプラグを形成する工
程において、コア絶縁膜を切る所定の縦断面におけるプ
ラグの幅がコア絶縁膜の幅よりも大きくなるように形成
する。このような製法にすることにより、コア絶縁膜の
下面の内側にプラグの上面全てが含まれてしまうことを
防止することができるため、キャパシタ下部電極の下面
がプラグの上面に全く接続されないようになることを抑
制することができる。
【００２３】本発明の半導体装置の製造方法は、また、
コア絶縁膜の下面を、コンタクトプラグと接続する接続
部分と該接続部分以外の部分とで段差形状をなすように
形成してもよい。このような製法にすることにより、プ
ラグを形成するためのコンタクトホールを形成するとき
にエッチングレートを気にすることなくコア絶縁膜を形
成するためのホールを形成することができる。
【００２４】本発明の半導体装置の製造方法は、コア絶
縁膜が高誘電体膜であることが好ましい。コア絶縁膜に
高誘電体膜を用いることにより、キャパシタの容量をさ
らに増加させることができる。
【００２５】
【発明の実施の形態】以下、図を用いて、本発明の実施
の形態を説明する。
【００２６】（実施の形態１）まず、本実施の形態のダ
マシンピラー型セルのキャパシタを有する半導体装置の
構造を説明する。本実施の形態のダマシンピラー型セル
を有する半導体装置は、図１に示すように、半導体基板
１の所定値の主表面から所定の深さにかけてソース／ド
レイン領域２を構成する不純物拡散領域が形成されてい
る。また、２つのソース／ドレイン領域２の間のチャネ
ル領域上には、ゲート絶縁膜３およびゲート電極４が形
成されている。さらに、半導体基板１の主表面、ソース
／ドレイン領域２、ゲート絶縁膜３、ゲート電極４を覆
うようにシリコン酸化膜５が形成されている。
【００２７】また、シリコン酸化膜５を貫通するコンタ
クトプラグ６として、メタルにより形成されたコンタク
トプラグ６が形成されている。さらに、コンタクトプラ
グ６とはミスアライメントを起こしながらも、コア絶縁
膜１１が半導体基板１の主表面に対して垂直方向に延び
ている。また、このコア絶縁膜１１の側面周囲を覆うよ
うにサイドウォール膜が形成されている。このサイドウ
ォール膜は、メタルで構成され、キャパシタ下部電極１
２として機能する。また、キャパシタ下部電極１２の表
面およびコア絶縁膜１１の上面を覆うように、キャパシ
タ誘電体膜１３ａが形成されている。さらに、キャパシ
タ誘電体膜１３ａの表面全体を覆うように、キャパシタ
上部電極１４ａが形成されている。
【００２８】上記のような構造にすることにより、コア
部分の高い誘電率を利用することができるようになる。
すなわち、上記のような構造を用いると、コア絶縁膜１
１の膜厚は、キャパシタ下部電極１２の内部のすべてを
埋込むだけの膜厚になるため、最低でも、１００ｎｍ以
上、通常においては数百ｎｍと非常に厚くなる。そのた
め、従来技術において示したような誘電体膜の膜厚の低
下に由来する誘電率の低下を抑制することができる構造
となっている。
【００２９】次に、上記のような誘電率が高い膜を用い
てセル構造を製造すると、シリンダ状のキャパシタ下部
電極１２からキャパシタ上部電極１４ａに向かって、距
離が多少長くても、図示したような点線Ａが発生し易く
なる。それにより、コア絶縁膜１１はキャパシタ全体に
対して容量の増加の寄与することになる。
【００３０】また、上記のような構造を採用すると、セ
ル上の膜厚が厚くなることと等しくなる。そのため、リ
ーク電流のうちセル上面に由来する成分を抑えることが
できる。結果として、セルのリーク電流の低下にも効果
がある。なお、先行技術としては、「ダマシンピラー型
セル」と「枠付け型セル」との２つの例があるが、本実
施の形態においては、コア絶縁膜１１に高誘電体膜を用
いて容量に寄与させるということが特徴であり、従来の
技術とは区別して取扱えるものと考えられる。
【００３１】次に、図２〜図７を用いて、本実施の形態
の半導体装置の製造方法を説明する。まず、図２に示す
ように、従来と同様に、シリコン酸化膜８を貫通してコ
ンタクトプラグ６に至るコンタクトホール９を形成す
る。このとき、従来技術のように、シリコン窒化膜は形
成されていないため、シリコン酸化膜８を貫通するコン
タクトホール９は、シリコン窒化膜をエッチングするこ
となくそのままコンタクトプラグ６および層間絶縁膜５
をエッチングする。そして、従来と同様に、コンタクト
ホール９の底面は階段型の構造に形成される。
【００３２】次に、図３に示すように、コンタクトホー
ル９に埋込まれるとともに、シリコン酸化膜８の上面を
覆うようにコア絶縁膜となる誘電体物質１０を形成す
る。次に、図４に示すように、シリコン酸化膜８の上面
のキャパシタ誘電体膜となる誘電体物質１０をエッチバ
ックする。その後、図５に示すように、エッチングでシ
リコン酸化膜８を除去することにより、コアとなるコア
絶縁膜１１を露出させる。
【００３３】次に、図６に示すように、コアとなるコア
絶縁膜１１の側面周囲を覆うように、キャパシタ下部電
極１２となるサイドウォール膜を形成する。次に、図７
に示すように、キャパシタ下部電極１２となるサイドウ
ォール膜および層間絶縁膜５の上面を覆うように、キャ
パシタ誘電体膜１３ａとなる誘電体膜１３を形成する。
その後、キャパシタ上部電極１４ａとなるメタルを形成
した後、誘電体膜１３およびメタルの端部をエッチング
により形成し、図１に示すようなキャパシタ上部電極１
４ａ、コア絶縁膜１１、キャパシタ誘電体膜１３ａ、キ
ャパシタ下部電極１２からなるキャパシタ構造を形成す
る。
【００３４】（実施の形態２）次に、実施の形態２のダ
マシンピラー型セルを有するキャパシタを備えた半導体
装置の構造を図８を用いて説明する。図８に示すよう
に、本実施の形態のダマシンピラー型を有するキャパシ
タセルを備えた半導体装置は、実施の形態１において、
図１を用いて示した構造と基本的には同様であるが、コ
アとなるコア絶縁膜１１がサイドウォール膜としてのキ
ャパシタ下部電極１２を構成するメタルの最上部の高さ
から所定の位置までエッチングされて低くなっているこ
とが特徴である。
【００３５】そして、キャパシタ誘電体膜１３ａおよび
キャパシタ上部電極１４ａはコアとなるコア絶縁膜１１
の上面とサイドウォール膜となるキャパシタ下部電極１
２のメタルの表面に沿うように層状に形成されている。
実施の形態１のキャパシタでは、単純にキャパシタのコ
アを高誘電体膜に置き換えたことのみが特徴であった。
しかしながら、実施の形態２のキャパシタにおいては、
キャパシ上部電極１４ａの上面部とキャパシタ下部電極
１２の内側面との間の誘電体膜の膜厚がかなり厚くなる
ことを考慮すると、キャパシタ容量の向上への効果が小
さくなってしまう。そのため、キャパシタ上部電極１４
ａとキャパシタ下部電極１３ａとが対向する面積を増加
させることによって補うようにしたものである。
【００３６】このような構造を用いることにより、実施
の形態１で示したように、コア絶縁膜１１のキャパシタ
誘電体膜として利用しながら、キャパシタ上部電極とキ
ャパシタ下部電極とが対向する面積を増大させることが
可能となり、キャパシタの容量をさらに増大させること
が期待できる。
【００３７】その理由は、より正確に言えば、実施の形
態１に比べると、誘電体膜の上部の最も誘電率の高い部
分が利用できないのは不利な点であるが、誘電率の低下
は３０ｎｍ以上程度ではあまり強い膜厚依存性がないた
め、高さ数百ｎｍのキャパシタセルでは実施の形態１の
誘電体膜とほぼ同様の誘電率を期待してよいからであ
る。
【００３８】次に、図９および図１０を用いて、本実施
の形態のダマシンピラー型セルを有するキャパシタを備
えた半導体装置の製造方法を説明する。本実施の形態の
半導体装置の製造方法においては、図６に示した工程ま
では実施の形態１と同様の工程を行なう。
【００３９】すなわち、従来技術の図２１に示したよう
な構造において、キャパシタのコア部分のメタルを誘電
体膜に置き換えて、図６に示すように、コア絶縁膜１１
となる誘電体膜の上面が露出するまでキャパシタ下部電
極１２となるメタルのエッチバックを行なう。その後、
コアとなるコア絶縁膜１１の誘電体膜の上部をエッチン
グして形成されたコア絶縁膜１１ａの上面をキャパシタ
下部電極１２の上端よりも低い位置にする。これによ
り、図９のような構造が得られる。
【００４０】その後、コアとなるコア絶縁膜１１ａの上
面およびキャパシタ下部電極１２のメタルとなるサイド
ウォール膜の表面を覆うようにキャパシタ誘電体膜１３
を形成する。そして、さらにそのキャパシタ誘電体膜１
３の表面を覆うようにキャパシタ上部電極１４ａとなる
メタル１４を形成し、その後、不必要な部分をエッチン
グすることにより図８に示すような構造が得られる。
【００４１】（実施の形態３）次に、実施の形態３のダ
マシンピラー型セルを有するキャパシタを備えた半導体
装置の構造を説明する。図１１に示すように、本実施の
形態のダマシンピラー型セルを有するキャパシタを備え
た半導体装置は、コア絶縁膜１１を切る縦断面におい
て、所定の縦断面において、層間絶縁膜５を貫通するコ
ンタクトプラグ６の幅が、後に形成されるコアとなるコ
ア絶縁膜１１の幅よりも大きいことがその特徴である。
【００４２】実施の形態１および実施の形態２では、枠
付けダマシンピラー構造をとったのはミスアライメント
の対策であったが、標準的にコンタクトプラグがコアよ
り細く形成されるため、逆にミスアライメントが起きな
かった場合、コンタクトプラグ６の上面全てを覆うよう
にコア絶縁膜１１がコンタクトプラグ６の上面に接触し
てしまい、コンタクトプラグ６とキャパシタ下部電極１
２との電気的接続がとれなくなる。
【００４３】そのため、図１１に示すように、コア絶縁
膜１１を切る縦断面において、コンタクトプラグ６の幅
をコア絶縁膜１１の幅よりも大きくしている。このよう
にすることにより、コンタクトプラグ６とコア絶縁膜１
１との間のミスアライメントに対する強度を保ちなが
ら、アライメントが完全であった場合においても、コン
タクトプラグ６とキャパシタ下部電極１２との電気的接
続を確実に行なうことができるようになる。
【００４４】また、上記実施の形態１〜３に記載したコ
ア絶縁膜１１、キャパシタ下部電極１２およびコンタク
トプラグ６を上面から見た場合には、実施の形態１およ
び実施の形態２の場合のコンタクトプラグ６Ａと実施の
形態３の場合のコンタクトプラグ６Ｂとの関係は、図１
２に示すようなものとなる。この図から分かるように、
コンタクトプラグ６Ｂのように、幅ｂがコア絶縁膜１１
の幅ａよりも大きければ、コア絶縁膜１１をコンタクト
プラグ６に位置合わせするときに、偶然にコア絶縁膜１
１の下面の内側にコンタクトプラグ６の上面の全てが入
ってしまうためにコンタクトプラグ６とキャパシタ下部
電極１２とが電気的に接続できなくなることが抑制され
る。
【００４５】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００４６】
【発明の効果】本発明の半導体装置によれば、キャパシ
タのコアとしてコア絶縁膜が形成されるため、キャパシ
タ下部電極の内側面とキャパシタ上部電極との間で生じ
る電気力線に相当する分だけキャパシタの容量を増加さ
せることができる。また、コア絶縁膜の下面がキャパシ
タ下部電極の下面よりもさらに下側に位置するようにす
るため、キャパシタ下部電極の内側面の全てをキャパシ
タの容量の増加に寄与させることができる。その結果、
微細化されてもキャパシタ容量の低下を抑制することが
できるキャパシタを備えた半導体装置とすることができ
る。
【００４７】本発明の半導体装置の製造方法によれば、
キャパシタのコアとしてコア絶縁膜を形成することがで
きるため、キャパシタ下部電極の内側面とキャパシタ上
部電極との間で生じる電気力線に相当する分だけキャパ
シタの容量を増加させることができる。また、コア絶縁
膜を形成する工程において、コア絶縁膜の下面を後に形
成されるキャパシタ下部電極の下面よりもさらに下側に
位置するように形成するため、キャパシタ下部電極の内
側面の全てをキャパシタの容量の増加に寄与させる構造
を形成することができる。その結果、微細化されてもキ
ャパシタ容量の低下を抑制することができるキャパシタ
を備えた半導体装置の製造方法を提供することができ
る。
【図面の簡単な説明】
【図１】 実施の形態１のダマシンピラー型セルを有す
るキャパシタ構造を備えた半導体装置を示す図である。
【図２】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図３】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図４】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図５】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図６】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図７】 実施の形態１のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図８】 実施の形態２のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の構造を説明するため
の図である。
【図９】 実施の形態２のダマシンピラー型セルを有す
るキャパシタを備えた半導体装置の製造方法を説明する
ための図である。
【図１０】 実施の形態２のダマシンピラー型セルを有
するキャパシタを備えた半導体装置の製造方法を説明す
るための図である。
【図１１】 実施の形態３のダマシンピラー型セルを有
するキャパシタを備えた半導体装置の構造を説明するた
めの図である。
【図１２】 実施の形態３のダマシンピラー型セルを有
するキャパシタを備えた半導体装置の構造を説明するた
めの図である。
【図１３】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の構造を説明するための図で
ある。
【図１４】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図１５】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図１６】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図１７】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図１８】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図１９】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図２０】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図２１】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図２２】 従来のダマシンピラー型セルを有するキャ
パシタを備えた半導体装置の製造方法を説明するための
図である。
【図２３】 キャパシタ誘電体膜の膜厚と酸化膜換算膜
厚ｔｅｑとの相関関係を示す図である。
【符号の説明】
１ 半導体基板、２ ソース／ドレイン領域、３ ゲー
ト絶縁膜、４ ゲート電極、５ 層間絶縁層、６ コン
タクトプラグ、９ コンタクトホール、１１コア絶縁
膜、１２ キャパシタ下部電極、１３ａ キャパシタ誘
電体膜、１４ａキャパシタ上部電極。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成されたキャパシタ
    のコアを構成するコア絶縁膜と、 該コア絶縁膜の側面を覆うように形成されたキャパシタ
    下部電極と、 該キャパシタ下部電極の表面および前記コア絶縁膜の上
    面を覆うように形成されたキャパシタ誘電体膜と、 該キャパシタ誘電体膜の表面を覆うように形成されたキ
    ャパシタ上部電極とを備え、 前記コア絶縁膜の下面が、前記キャパシタ下部電極の下
    面よりもさらに下側に位置する、半導体装置。
  2. 【請求項２】 前記コア絶縁膜の上面が前記キャパシタ
    下部電極の上端よりも低い位置にある、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記キャパシタ下部電極に電気的に接続
    されるプラグを備え、 前記コア絶縁膜を切る所定の縦断面において、前記プラ
    グの幅が前記コア絶縁膜の幅よりも大きい、請求項１ま
    たは請求項２に記載の半導体装置。
  4. 【請求項４】 前記コア絶縁膜の下面は、前記プラグと
    接続する接続部分と該接続部分以外の部分とで段差形状
    をなしている、請求項３に記載の半導体装置。
  5. 【請求項５】 前記コア絶縁膜は高誘電体膜である、請
    求項１〜請求項４のいずれかに記載の半導体装置。
  6. 【請求項６】 半導体基板の上にキャパシタのコアとな
    るコア絶縁膜を形成する工程と、 該コア絶縁膜の側面を覆うようにキャパシタ下部電極を
    形成する工程と、 該キャパシタ下部電極の表面および前記コア絶縁膜の上
    面を覆うようにキャパシタ誘電体膜を形成する工程と、 該キャパシタ誘電体膜の表面を覆うようにキャパシタ上
    部電極を形成する工程とを備え、 前記コア絶縁膜を形成する工程において、前記コア絶縁
    膜の下面を後に形成される前記キャパシタ下部電極の下
    面よりもさらに下側に位置するように形成する、半導体
    装置の製造方法。
  7. 【請求項７】 前記コア絶縁膜を形成する工程におい
    て、前記コア絶縁膜の上面を前記キャパシタ下部電極の
    上端よりも低い位置にする、請求項６に記載の半導体装
    置の製造方法。
  8. 【請求項８】 前記キャパシタ下部電極に電気的に接続
    されるプラグを形成する工程を備え、 該プラグを形成する工程において、前記コア絶縁膜を切
    る所定の縦断面におけるプラグの幅が前記コア絶縁膜の
    幅よりも大きくなるように形成する、請求項６または請
    求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記コア絶縁膜の下面を、前記プラグと
    接続する接続部分と該接続部分以外の部分とで段差形状
    をなすように形成する、請求項８に記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記コア絶縁膜は高誘電体膜である、
    請求項６〜請求項９のいずれかに記載の半導体装置の製
    造方法。
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