JP2000124416A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下部電極の加工性を向上させて、微細化可能
なキャパシタを有するＤＲＡＭおよびその製造方法を提
供する。 【解決手段】 キャパシタの下部電極として、バリアメ
タル膜９の表面を全部覆うように、他の導電性の物質に
比べて加工性のよい円筒形状のシリコン酸化膜１０が形
成されている。また、円筒形状のシリコン酸化膜１０お
よびバリアメタル膜９の側面に沿ってサイドウォール白
金膜１２が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、高誘電材料をキャパシ
タの誘電体膜に用いたＤＲＡＭ（Random Access Memor
y）を備える半導体記憶装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】従来より、記憶情報のランダムな入出力
が可能な半導体記憶装置として、ＤＲＡＭが一般的に知
られている。ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリアレイ部と、外部との入出力に必要
な周辺回路部とを備えている。

【０００３】また、半導体チップ上で大きな面積を占め
るメモリセルアレイには、単位記憶情報を蓄積するため
のメモリセルがマトリックス上に複数個配置されてい
る。一般に、一つのメモリセルは、一つのＭＯＳ（Meta
l Oxide Semicoductor）トランジスタと、これに接続さ
れた一つのキャパシタとから構成されている。このよう
なメモリセルを１トランジスタ１キャパシタ型のメモリ
セルと呼んでいる。このタイプのメモリセルは、構成が
簡単なためメモリセルアレイの集積度を向上させること
が容易になる。そのため、大容量のＤＲＡＭにおいて広
く用いられている。

【０００４】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分類することがで
きる。この中には、スタックトキャパシタと呼ばれるも
のがある。このスタックトキャパシタは、キャパシタの
主要部をゲート電極やフィールド酸化膜の上にまで延在
させることによって、キャパシタの電極間の対向面積を
増大させるものである。このスタックトキャパシタは、
上記のような特徴を有するため、半導体記憶装置の集積
化に伴い、小さく素子が形成された場合でも、キャパシ
タ容量を確保することが可能になる。その結果、半導体
記憶装置の高集積化に伴ってスタックトキャパシタが多
く用いられるようになった。

【０００５】しかしながら、素子が更に微細化されたＤ
ＲＡＭ、たとえば、２５６ＭｂｉｔＤＲＡＭなどに上記
スタックトキャパシタを用いた場合においては、キャパ
シタの主要部をゲート電極やフィールド酸化膜の上にま
で延在させても、セル面積が小さいため、キャパシタの
面積は必要な面積分の大きさを確保できず、キャパシタ
は、一定の容量を確保することが困難となる。

【０００６】そこで、キャパシタの面積を大きくするこ
となくキャパシタの容量を増大させるため、キャパシタ
の誘電体膜として、チタン酸バリウムストロンチウム
（ＢＳＴ）膜等の高誘電体材料からなる誘電体膜を使用
する試みがなされている。以下、図２２を用いて、キャ
パシタ誘電体膜としてＢＳＴ等の高誘電率材料を用いた
ＤＲＡＭのメモリセルを有するスタックトキャパシタを
備えるＤＲＡＭの構造を説明する。

【０００７】従来のＤＲＡＭは、図２２に示すように、
シリコン基板１０１の上に素子形成領域を分離形成する
ための分離酸化膜１０２が形成されている。また、素子
形成領域には、ゲート電極１０３が、ゲート電極１０３
を覆う窒化膜１０４とともに形成されている。また、ゲ
ート電極１０３の端部から分離酸化膜１０２の端部ま
で、半導体基板１０１の表面から所定の深さにかけてソ
ース／ドレイン領域１０５が形成されている。さらに、
全面を覆うように層間酸化膜１０６が形成されている。

【０００８】また、層間酸化膜１０６の上にチタンナイ
トライド膜からなるバリアメタル膜１０９が形成されて
いる。さらに、層間酸化膜１０６を貫通するように、ソ
ースドレイン領域１０５とバリアメタル膜１０９とを接
続する導電性の多結晶シリコンからなるコンタクトプラ
グ１０８が形成されている。また、バリアメタル膜１０
９の上に白金膜１１０が形成されている。また、白金膜
１１０およびバリアメタル膜１０９の側面に沿ってサイ
ドウォール白金膜１１２がで形成され、層間酸化膜１０
６、バリアメタル膜１０９、白金膜１１０およびサイド
ウォール白金膜１１２により下部電極が構成されてい
る。さらに、シリコン基板１、白金膜１１０の上面およ
びサイドウォール白金膜１１２の表面を覆うように、誘
電体膜として機能するＢＳＴ膜１１３が形成されてい
る。また、ＢＳＴ膜１１３の表面を覆うように上部電極
１１４が形成されている。

【０００９】このような構造を備えるＢＳＴ膜を誘電体
膜として用いるＤＲＡＭと、以前まで主流をなしてきた
スタックトキャパシタを用いたＤＲＡＭとの大きな相違
点は、電極として多結晶シリコン膜ではなく白金等の貴
金属を電極に使用する点である。

【００１０】次に、従来の半導体記憶装置の製造方法を
説明する。まず、シリコン基板１０１の上に素子形成領
域を分離形成するための分離酸化膜１０２を形成する。
また、素子形成領域には、ゲート電極１０３を、ゲート
電極１０３を覆う窒化膜１０４とともに形成する。ま
た、ゲート電極１０３の端部から分離酸化膜１０２の端
部まで、半導体基板１０１の表面から所定の深さにかけ
てソース／ドレイン領域１０５を形成する。さらに、全
面を覆うように層間酸化膜１０６を形成する。

【００１１】次に、層間酸化膜１０６の上に導電性のバ
リアメタル層を形成する。その後、バリアメタル層の上
に絶縁層を形成する。次に、層間酸化層および絶縁層を
ドライエッチングすることにより、所定の形状のバリア
メタル膜１０９および白金膜１１０を形成する。その
後、層間酸化膜１０６、チタンナイトライド膜からなる
バリアメタル膜１０９および白金膜１１０を覆うように
白金膜をさらに形成する。

【００１２】次に、上部電極１１４を化学的にドライエ
ッチングすることにより、白金膜１１０および導電性の
バリアメタル膜１０９の側面に沿ってサイドウォール白
金膜１１２を形成する。その後、白金膜１１０の上面お
よびサイドウォール白金膜１１２の表面を覆うようにＢ
ＳＴ膜１１３を形成する。次に、ＢＳＴ膜１１３の表面
を覆うように上部電極１１４を形成する。

【００１３】以前のＤＲＡＭのメモリセルにおいては、
誘電体膜として、シリコンを熱酸化したシリコン酸化膜
やＣＶＤ法によって形成されたシリコン窒化膜が用いら
れてきた。これらは何れもシリコンの化合物であり、多
結晶シリコンの下部電極の上に容易に形成できた。

【００１４】しかしながら、通常、使用するＢＳＴ膜等
の薄膜は、反応性スパッタリング法やＣＶＤ法で形成さ
れるが、ＢＳＴ膜等の高誘電体材料からなる誘電体膜を
多結晶シリコン膜上に形成しようとすると、貴金属に比
べて電気化学的に卑である多結晶シリコン膜が容易に酸
化され、ＢＳＴからなる誘電体膜と多結晶シリコン膜か
らなる下部電極との境界面にシリコン酸化膜が形成され
る。このシリコン酸化膜は誘電率が低く、キャパシタの
静電容量を大幅に低下させる。

【００１５】そこで、上記ＢＳＴ膜からなる誘電体膜と
多結晶シリコン膜からなる下部電極との境界面にシリコ
ン酸化膜が形成されることを防ぐため、多結晶シリコン
膜に比べて電気化学的に貴で耐酸化性の高い白金等の貴
金属が下部電極に用いられる。また、下部電極に接続さ
れているシリコン基板部分の酸化を防ぐため、シリコン
および酸素の拡散を遮断する導電性のバリアメタル膜
（拡散防止膜）が下部電極と半導体基板等のシリコンか
らなる部分の間に用いられている。

【００１６】

【発明が解決しようとする課題】しかしながら、上記高
誘電率材料からなる誘電体膜を使用したキャパシタは、
白金等の貴金属からなる下部電極を化学的なドライエッ
チングを用いて下部電極の形状を作製する必要がある
が、貴金属である白金膜１１０は化学的にドライエッチ
ングすることが困難な材料であるため、微細な形状を加
工するときの寸法制御性が悪く、加工後の形状にばらつ
きが生じる。たとえば、図２３に示すように、側面形状
がシリコン基板１０１の主表面に対して６０〜７０度程
度の傾斜角を有するような台形状の白金膜１１０が形成
される。この場合の傾斜角は、所定の値に制御すること
が困難であるため、白金膜１１０の側面に形成される微
細なサイドウォール白金膜１１２の形状を精確に形成す
ることは困難である。その結果、微細化されたキャパシ
タの下部電極に白金膜１１０およびサイドウォール白金
膜１１２を用いた場合、下部電極の形状が所定の形状に
形成できないため、図２４に示すように、誘電体膜とし
て用いられるＢＳＴ膜１１３と接触する下部電極の表面
積が所定の大きさに制御して形成できない。その結果、
キャパシタの電荷蓄積容量を所定の値に制御できないと
いう不都合な現象が生じる。

【００１７】また、白金膜１１０の代わりに、ＢＳＴ膜
やチタン酸ジルコ鉛膜（以下、「ＰＺＴ膜」という。）
等の誘電体材料と同じ材料を用いた場合も同様に、微細
化されたキャパシタにおいては、ＢＳＴ膜やＰＺＴ膜を
化学的にドライエッチングすると、ＢＳＴ膜やＰＺＴ膜
を所定の形状に形成することができない。それにより、
ＢＳＴ膜やＰＺＴ膜の側面に形成されるサイドウォール
白金膜１２の形状が所定の形状に形成できないため、下
部電極の表面積を所定の大きさに形成できない。その結
果、キャパシタの電荷蓄積容量を所定の値に制御できな
いという不都合な現象が生じる。

【００１８】さらに、上記白金膜、ＢＳＴ膜またはＰＺ
Ｔ膜の形状を制御できたとしても、その形状は、図２３
および図２４に示すような、側面形状がシリコン基板１
０１に対して６０〜７０度程度の傾斜角を有するような
台形状であるため、一定の底面積で高さ方向に大きくし
ようとする場合には、台形が三角形となり、それ以上高
さを高くできない場合が生じる。

【００１９】本発明は、上記の課題を解決するためにな
されたものであり、その目的は、誘電体膜としてＢＳＴ
等の高誘電率材料を用いるために、下部電極として白金
等の貴金属を用いる必要がある場合にも、精確で大きな
容量を有し、かつ、下部電極の加工性を向上させて微細
化可能なキャパシタを有するＤＲＡＭを備える半導体記
憶装置およびその製造方法を提供することである。

【００２０】

【課題を解決するための手段】請求項１に記載の本発明
の半導体記憶装置は、半導体基板の上に設けられた上部
電極、下部電極およびキャパシタ絶縁膜を有する、信号
電荷を蓄積するキャパシタを備える半導体記憶装置であ
って、下部電極の一部を構成する、側面を有する導電性
のバリアメタル膜と、バリアメタル膜の上表面の略全域
にわたって形成されたシリコン酸化膜またはシリコン窒
化膜を含む絶縁膜と、絶縁膜の側面およびバリアメタル
膜の側面に沿って形成された、下部電極の一部を構成す
る側壁導電膜と、側壁導電膜の上面に接するように形成
された、キャパシタ絶縁膜を構成する誘電体膜と、誘電
体膜の表面上に形成された、上部電極を構成する導電膜
とを備えている。

【００２１】このような構造にすることにより、バリア
メタル膜の上には、シリコン酸化膜またはシリコン窒化
膜を含む絶縁膜が形成される。通常、シリコン酸化膜ま
たはシリコン窒化膜の形状は、Ｐｔのように化学的にド
ライエッチングすることが難しい物質の形状よりも一定
の形状に保たれ易い。そのため、バリアメタル膜および
絶縁膜の側面に、キャパシタの下部電極としての側壁導
電膜が付着させられたとき、側壁導電膜の形状が所定の
形状に保たれることにより、側壁導電膜の表面積が所定
の値に形成される。その結果、所定の電荷蓄積面積を確
保することが容易なキャパシタの構造となる。

【００２２】また、シリコン酸化膜またはシリコン窒化
膜は、エッチング後において、半導体基板の主表面に対
して略垂直な側面を有するように形成される。そのた
め、シリコン酸化膜またはシリコン窒化膜は、半導体基
板に対して垂直方向に大きく形成されることが可能であ
るため、シリコン酸化膜またはシリコン窒化膜の側面に
形成される側壁導電膜は、垂直方向に大きく形成され
る。それにより、キャパシタの下部電極の表面積は、半
導体基板に対して平行な方向に大きくすることなく、半
導体基板に対して垂直方向に大きく形成される。その結
果、平面的に小さな面積で、大きな電気容量を有するキ
ャパシタを備える半導体記憶装置となる。請求項２に記
載の本発明の半導体記憶装置は、請求項１に記載の半導
体記憶装置において、半導体基板とバリアメタル膜との
間に層間絶縁膜が設けられ、層間絶縁膜には、半導体基
板とバリアメタル膜とを接続するために、層間絶縁膜を
貫通するように、不純物を含む多結晶シリコンからなる
コンタクトプラグが形成されている。

【００２３】このような構造にすることにより、コンタ
クトプラグが多結晶シリコンから形成されていても、コ
ンタクトプラグはバリアメタル膜を介して側壁導電膜と
接続されるため、コンタクトプラグと側壁導電膜との間
で、シリコンおよび酸素が相互拡散することが防止され
る。そのため、シリコン酸化膜が形成されることによ
り、コンタクトプラグとバリアメタル膜との境界面での
伝導率の低下は抑制される。その結果、キャパシタは、
所定の電荷蓄積能力を発揮できる。

【００２４】請求項３に記載の本発明の半導体記憶装置
は、請求項２に記載の半導体記憶装置において、層間絶
縁膜が、半導体基板の主表面に対して凸状に形成された
突出部分を有する凸条層間酸化膜であり、バリアメタル
膜が、突出部分の上面の全域にわたって形成され、側壁
導電膜が、絶縁膜の側面、バリアメタル膜の側面および
突出部分の側面に連続的に形成されている。

【００２５】このような構造にすることにより、絶縁膜
およびバリアメタル膜の側面だけでなく、層間酸化膜の
凸条部分の側面にも、側壁導電膜が形成される。そのた
め、キャパシタの下部電極となる側壁導電膜の面積は、
層間酸化膜の凸条部分の側面に形成される部分の面積分
だけ大きくなる。その結果、半導体基板の主表面が広が
る方向に大きくすることなく、半導体基板の主表面に対
して垂直方向に大きく形成することにより、キャパシタ
の電荷蓄積面積が大きく確保される。

【００２６】請求項４に記載の本発明の半導体記憶装置
は、請求項３に記載の半導体記憶装置において、コンタ
クトプラグが、層間絶縁膜の表面から露出した露出部を
有し、凸条層間絶縁膜の突起部分が、バリアメタル膜の
側面の所定の位置から半導体基板の主表面に向かって連
続的にその膜厚を大きくするように、バリアメタル膜の
側面およびコンタクトプラグの露出部の側面に沿って形
成された側壁絶縁膜を有し、側壁導電膜が、絶縁膜の側
面、バリアメタル膜の側面および側壁絶縁膜の表面に沿
って形成されている。

【００２７】このような構造にすることにより、側壁絶
縁膜は、バリアメタル膜の側面の所定の位置から層間絶
縁膜の表面に向かって連続的に膜厚が大きくなるよう
に、半導体基板に対して傾斜角を有するような表面に形
成される。そのため、半導体基板に対して垂直に形成さ
れた絶縁膜の凸条部分の側壁に形成された場合よりも、
側壁絶縁膜の表面積は大きくなる。そのため、側壁導電
膜を、側壁絶縁膜の表面に沿うように形成する場合、平
面的に小さな底面積の側壁絶縁膜を形成しても、所定の
表面積を確保することが可能となる。その結果、キャパ
シタの電荷蓄積面積が増加した場合においても、平面的
に見て小さな面積でキャパシタが形成される。

【００２８】請求項５に記載の本発明の半導体記憶装置
は、請求項１〜４のいずれかに記載の半導体記憶装置に
おいて、誘電体膜が、高誘電率材料からなり、側壁導電
膜が、多結晶シリコンに比べて酸化されにくい金属材料
からなる。

【００２９】通常、小さな面積で大きな誘電率を有する
高誘電率材料を誘電体膜として用いた場合に、電極にシ
リコンを含む物質を用いるとシリコン酸化膜が形成され
てしまい、抵抗が形成されるが、シリコンを含む物質に
比べて酸化されにくい金属材料を電極に用いると、上記
のような抵抗が形成されない。

【００３０】しかしながら、シリコンを含む物質に比べ
て酸化されにくい金属材料は、一般に微細な加工が困難
である。そこで、上記のような構造にすることにより、
シリコンを含む物質に比べて酸化されにくい金属材料
を、加工後の形状が一定に形成され易い絶縁膜の側壁に
付着させることができる。それにより、所定の形状を有
する電極が容易に形成されるため、電気容量の一定なキ
ャパシタが容易に形成される。

【００３１】請求項６に記載の本発明の半導体記憶装置
は、請求項５に記載の半導体記憶装置において、高誘電
率材料が、チタン酸ストロンチウムまたはチタン酸ジル
コ鉛を含み、金属材料が、白金を含んでいる。

【００３２】このような構造にすることにより、微細化
されたキャパシタにおいて加工性の悪い白金を用いても
側壁導電膜は、側面と上面のなす角度を略９０度になる
ように形成された絶縁膜の側面に所定の形状で形成され
る。その結果、微細化が要求される半導体記憶装置の、
シリコンを含む物質に比べて側壁導電膜である白金をキ
ャパシタの下部電極として用いても、白金膜は酸化され
ず、かつ、その形状および表面積は所定の値に確保され
る。

【００３３】請求項７に記載の本発明の半導体記憶装置
は、請求項１〜６のいずれかに記載の半導体記憶装置に
おいて、絶縁膜、コンタクトプラグおよびバリアメタル
膜が円柱形状である。

【００３４】このような構造にすることにより、側壁導
電膜を、円柱形の絶縁膜、バリアメタル膜およびコンタ
クトプラグの周囲に同心円状に下部電極を形成できるた
め、誘電体膜を同心円状に形成される。そのため、誘電
体膜は角部を有しない構造となることにより、電界集中
する部分を有しない。その結果、キャパシタは、電荷蓄
積能力において、誘電体膜の面積の大きさに応じた所定
の能力を発揮することができる。

【００３５】請求項８に記載の本発明の半導体記憶装置
の製造方法は、半導体基板の上に設けられた上部電極、
下部電極およびキャパシタ絶縁膜を有する、信号電荷を
蓄積するキャパシタを備える半導体記憶装置の製造方法
であって、半導体基板の上に層間絶縁膜を形成する工程
と、層間絶縁膜にコンタクトホールを形成する工程と、
コンタクトホールに下部電極の一部を構成する不純物を
含む多結晶シリコンからなるコンタクトプラグを形成す
る工程と、コンタクトプラグに接するように層間酸化膜
の上に、導電性のバリアメタル層を形成する工程と、バ
リアメタル層の上にシリコン酸化層またはシリコン窒化
層を含む絶縁層を形成する工程と、バリアメタル層およ
び絶縁層を化学的にドライエッチングすることにより、
所定の平面的に同一な形状の、下部電極の一部を構成す
るバリアメタル膜、および絶縁膜を形成する工程と、層
間絶縁膜の上面、バリアメタル膜および絶縁膜の表面を
覆うように、下部電極の一部を構成する側壁導電膜を形
成する工程と、側壁導電膜の表面および絶縁膜の上面を
覆うようにキャパシタ絶縁膜を構成する誘電体膜を形成
する工程と、誘電体膜の上に上部電極を構成する導電膜
を形成する工程とを備えている。

【００３６】このような工程を備えることにより、バリ
アメタル膜の上には絶縁膜を形成できる。通常、シリコ
ン酸化またはシリコン窒素膜の形状は、非常に半導体記
憶装置が微細化された場合の加工工程において、導電性
の物質の形状よりも一定の形状に保たれ易い。そのた
め、バリアメタル膜および絶縁膜の側面に、キャパシタ
の下部電極としての側壁導電膜を付着させるとき、側壁
導電膜の形状を所定の形状に保つことが可能となる。そ
れにより、キャパシタの所定の電荷蓄積面積を確保する
ことが容易にできる。その結果、所定の電荷蓄積量を有
する半導体記憶装置を形成することができる。

【００３７】また、シリコン酸化膜またはシリコン窒化
膜を、半導体基板の主表面に対して略垂直な側面を有す
るように形成できる。そのため、シリコン酸化膜または
シリコン窒化膜を、半導体基板に対して垂直方向に大き
く形成することが可能であるため、シリコン酸化膜また
はシリコン窒化膜の側面に形成される側壁導電膜を、垂
直方向に大きく形成できる。それにより、キャパシタの
下部電極の表面積を、半導体基板に対して平行な方向に
大きくすることなく、半導体基板に対して垂直方向に大
きく形成できる。その結果、平面的に小さな面積で、大
きな電気容量を有するキャパシタを備える半導体記憶装
置を提供できる。

【００３８】また、コンタクトプラグが多結晶シリコン
から形成されていても、コンタクトプラグはバリアメタ
ル膜を介して側壁導電膜と接続されるため、コンタクト
プラグと側壁導電膜との間で、シリコンおよび酸素が相
互拡散することを防止できる。そのため、シリコン酸化
膜が形成されることにより、コンタクトプラグとバリア
メタル膜との境界面での伝導率の低下を抑制できる。そ
の結果、キャパシタを、所定の電荷蓄積能力を発揮でき
る形状とすることが可能となる。

【００３９】請求項９に記載の本発明の半導体記憶装置
の製造方法は、請求項８に記載の本発明の半導体記憶装
置の製造方法において、絶縁層を形成した後、この絶縁
層、バリアメタル層をエッチングし、絶縁膜およびバリ
アメタル膜を形成する工程において、エッチングととも
に、層間絶縁膜が、半導体基板の主表面に対して凸状部
分を有するように、層間絶縁膜をオーバーエッチング
し、凸条層間絶縁膜を形成し、絶縁膜およびバリアメタ
ル膜の側面に沿って側壁導電膜を形成する工程におい
て、さらに凸条部分の側面に沿って側壁導電膜を連続的
に形成する。

【００４０】このような工程を備えることにより、絶縁
膜およびバリアメタル膜の側面だけでなく、層間酸化膜
の凸条部分の側面にも、側壁導電膜を形成できる。その
ため、キャパシタの下部電極となる側壁導電膜の面積
は、層間酸化膜の凸条部分の側面に形成する部分の面積
分だけ大きく形成できる。その結果、半導体基板の主表
面が広がる方向に大きくすることなく、半導体基板の主
表面に対して垂直方向に大きく形成することにより、キ
ャパシタの電荷蓄積面積を大きく確保できる。

【００４１】請求項１０に記載の本発明の製造方法は、
請求項９に記載の半導体記憶装置の製造方法において、
コンタクトプラグを形成する工程において、コンタクト
ホールを、半導体基板の表面から所定に高さまで埋込む
ようにコンタクトプラグを形成し、バリアメタル層を形
成する工程において、コンタクトホールの一部を埋込む
ように、コンタクトプラグの上にバリアメタル膜を形成
し、絶縁層を形成する工程において、コンタクトホール
の一部を埋込むように、バリアメタル膜の表面に上絶縁
膜を形成し、コンタクトホールの一部を埋込むように、
絶縁膜の表面上にレジストを形成する工程をさらに備
え、層間酸化膜をオーバーエッチングする工程におい
て、レジストをマスクとして、層間絶縁膜を表面から所
定の深さまでエッチングし、絶縁膜、バリアメタル膜お
よびコンタクトプラグの上側の一部を露出させるように
層間絶縁膜をエッチングし、コンタクトプラグの露出し
た部分の側面、バリアメタル膜の下側の一部の側面に、
このバリアメタル膜の下側の一部の側面から連続的に膜
厚を大きくするように側壁絶縁膜を形成する工程をさら
に備え、側壁導電膜を形成する工程において、絶縁膜の
側面、バリアメタル膜の上側の一部の側面および側壁絶
縁膜の表面に沿って側壁導電膜を形成する。

【００４２】このような工程を備えることにより、側壁
絶縁膜は、バリアメタル膜の側面の所定の位置から層間
絶縁膜の表面に向かって連続的に膜厚が大きくなるよう
に形成できるため、側壁導電膜は、側壁絶縁膜の表面に
沿って、半導体基板に対して所定の角を有する方向に広
がるように形成できる。そのため、側壁導電膜の面積
は、側壁導電膜が半導体基板に対して略垂直に形成され
た場合に比較して、底面が小さくても、その面積を確保
することができる。その結果、キャパシタの電荷蓄積面
積を大きくしても、平面的に見て小さな面積でキャパシ
タを形成できる。

【００４３】請求項１１に記載の本発明の半導体記憶装
置の製造方法は、請求項８〜１０のいずれかに記載の本
発明の半導体記憶装置の製造方法において、誘電体膜
が、高誘電率材料からなり、側壁導電膜が、多結晶シリ
コンに比べて酸化されにくい金属材料からなる。

【００４４】このような工程を備えることにより、コン
タクトプラグが多結晶シリコンから形成されていても、
コンタクトプラグはバリアメタル膜を介して側壁導電膜
と接続されるため、コンタクトプラグと側壁導電膜との
間で、シリコンおよび酸素が相互拡散することを防止で
きる。そのため、シリコン酸化膜が形成されることによ
り、コンタクトプラグとバリアメタル膜との境界面での
伝導率の低下を抑制できる。その結果、キャパシタを、
所定の電荷蓄積能力を発揮できる形状とすることが可能
となる。

【００４５】通常、小さな面積で大きな誘電率を有する
高誘電率材料を誘電体膜として用いた場合に、電極にシ
リコンを含む物質を用いると、境界面でシリコン酸化膜
が形成されてしまい、抵抗が形成される。そのため、誘
電体膜に対して電極として電気化学的に貴な金属、すな
わち、シリコンを含む物質に比べて酸化されにくい金属
を用いると、上記のような抵抗が形成されない。しかし
ながら、上記電気化学的に貴な金属は、一般に微細な加
工が困難である。そこで、上記のような工程にすること
により、加工後の形状が一定に形成され易い絶縁膜の側
壁にシリコンを含む物質に比べて酸化されにくい金属を
付着させることにより、一定形状を有する電極を形成で
きる。その結果、電気容量の一定なキャパシタを形成で
きる。

【００４６】請求項１２に記載の本発明の半導体記憶装
置の製造方法は、請求項１１に記載の本発明の半導体記
憶装置の製造方法において、高誘電率材料が、チタン酸
ストロンチウムまたはチタン酸ジルコ鉛を含み、金属材
料が、白金を含んでいる。

【００４７】このような工程を備えることにより、微細
化されたキャパシタにおいて加工性の悪い白金を用いて
も側壁導電膜を、側面と上面のなす角度を略９０度前後
になるように形成された絶縁膜の側面に所定の形状で形
成できる。その結果、微細化が要求される半導体記憶装
置において、シリコンに比べて酸化されくい白金により
キャパシタの下部電極となる側壁導電膜を形成するた
め、その形状および面積を所定の値に確保できる。その
結果、所定の電荷蓄積容量を有するキャパシタを形成で
きる。

【００４８】請求項１３に記載の本発明の半導体記憶装
置の製造方法は、請求項８〜１２に記載の本発明の半導
体記憶装置の製造方法において、絶縁膜、コンタクトプ
ラグおよびバリアメタル膜が円柱形状である。

【００４９】このような工程を備えることにより、円柱
形の絶縁膜、バリアメタル膜およびコンタクトプラグの
周囲に同心円状に下部電極を形成できるため、誘電体膜
を同心円状に形成できる。そのため、誘電体膜を角部を
有しない構造にすることができるため、誘電体膜の内部
で電界集中が発生することを抑制できる。その結果、電
荷蓄積能力において、誘電体膜の面積の大きさに応じた
所定の能力を発揮することができるキャパシタを有する
半導体記憶装置を提供できる。

【００５０】

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。

【００５１】（実施の形態１）本発明の実施の形態１の
ＤＲＡＭおよびその製造方法を図１〜図７を用いて説明
する。まず、本実施の形態のＤＲＡＭの構造を説明す
る。本実施の形態のＤＲＡＭは、図１に示すように、シ
リコン基板１の上に素子形成領域を分離形成するための
分離酸化膜２が形成されている。また、素子形成領域に
は、ゲート電極３が、ゲート電極３を覆う窒化膜４とと
もに形成されている。また、ゲート電極３の端部から分
離酸化膜２の端部まで、半導体基板１の表面から所定の
深さにかけてソース／ドレイン領域５が形成されてい
る。さらに、全面を覆うように層間酸化膜６が形成され
ている。

【００５２】また、層間酸化膜６の上に円柱形状のチタ
ンナイトライド膜からなるバリアメタル膜９ａが形成さ
れている。さらに、層間酸化膜６を貫通するように、ソ
ース／ドレイン領域５とバリアメタル膜９ａとを接続す
る導電性の多結晶シリコンからなるコンタクトプラグ８
が形成されている。

【００５３】また、バリアメタル膜９ａの表面を全部覆
うように円柱形状のシリコン酸化膜１０ａが形成されて
いる。また、円柱形状のシリコン酸化膜１０ａおよびバ
リアメタル膜９ａの側面に沿ってサイドウォール白金膜
１２ａが、シリコン酸化膜１０ａの上面から層間酸化膜
６の表面にかけて凸状の曲面を有するように設けられて
いる。さらに、シリコン酸化膜１０ａの上面およびサイ
ドウォール白金膜１２ａの表面を覆うようにＢＳＴ膜１
３が形成されている。また、ＢＳＴ膜１３の表面を覆う
ように上部電極１４が形成されている。

【００５４】このような構造にすることにより、キャパ
シタの芯となる部分に、シリコン酸化膜１０ａを用いて
いるため、キャパシタの芯となる部分の側面と上面のな
す角度は略９０度になるように高い精度で形成される。
それにより、微細化されたキャパシタにおいて加工性の
悪い白金を用いてもサイドウォール白金膜１２ａは、キ
ャパシタの芯の側面と上面のなす角度を略９０度になる
ように形成されたシリコン酸化膜１０ａの側面およびバ
リアメタル９の側面に所定の形状で形成される。

【００５５】そのため、シリコン酸化膜１０ａの側面に
形成されるサイドウォール白金膜１２ａの形状および表
面積は、所定の面積に形成され易くなる。それにより、
キャパシタの下部電極は、所定の電荷蓄積面積が確保さ
れ易くなる。その結果、難加工な白金を、サイドウォー
ル白金膜１２ａとして微細化が要求される半導体記憶装
置のキャパシタの下部電極として用いても、電荷蓄積量
は安定する。

【００５６】また、通常、小さな面積で大きな誘電率を
有する高誘電率材料を誘電体膜として用いた場合に、電
極にシリコンを含む物質を用いると、境界面にシリコン
酸化膜が形成されてしまい、抵抗が形成される。そのた
め、ＢＳＴ膜１３に対して電気化学的に貴な下部電極と
してサイドウォール白金膜１２ａを用いると、上記のよ
うな抵抗が形成されない。

【００５７】しかしながら、サイドウォール白金膜１２
ａは、一般に微細な加工が困難である。そこで、上記の
ような構造にすることにより、サイドウォール白金膜１
２ａを、加工後の形状が一定に形成され易いシリコン酸
化膜１０ａの側壁に付着させることにより、一定形状を
有する下部電極が形成される。その結果、電気容量の一
定なキャパシタが形成される。

【００５８】また、コンタクトプラグ８が多結晶シリコ
ンから形成されていても、コンタクトプラグ８はバリア
メタル膜９ａを介してサイドウォール白金膜１２ａと接
続されるため、コンタクトプラグ８とサイドウォール白
金膜１２ａとの間で、シリコンおよび酸素が相互拡散す
ることが防止される。そのため、コンタクトプラグ８と
サイドウォール白金膜１２ａとの境界面でシリコン酸化
膜が形成されることにより、コンタクトプラグ８とバリ
アメタル膜９ａとの境界面でのコンタクト抵抗の形成は
抑制される。その結果、コンタクトプラグ８とバリアメ
タル膜９ａとの境界面での伝導率の低下が抑制されるた
め、キャパシタは、所定の電荷蓄積能力を発揮できる。

【００５９】また、円柱形のシリコン酸化膜１０ａおよ
びバリアメタル膜９ａの周囲に、シリコン基板１に向か
って同心円状に徐々にその直径を大きくするように下部
電極となるサイドォール白金膜１２を形成できるため、
ＢＳＴ膜１３も、シリコン基板１に向かって同心円状に
徐々にその直径を大きくするように、シリコン酸化膜１
０ａの上面およびサイドォール白金膜１２の表面に沿っ
て形成される。そのため、ＢＳＴ膜１３は角部を有しな
い構造となることにより、電界が集中する部分を有しな
い。その結果、キャパシタは、電荷蓄積能力において、
ＢＳＴ膜１３の面積の大きさに応じた所定の能力を発揮
することができる。

【００６０】次に、本実施の形態のＤＲＡＭの製造方法
を図２〜図７を用いて説明する。まず、シリコン基板１
の上に素子形成領域を分離形成するための分離酸化膜２
を形成する。次に、素子形成領域には、ゲート電極３
を、ゲート電極３を覆う窒化膜４とともに形成する。そ
の後、ゲート電極３の端部から分離酸化膜２の端部ま
で、半導体基板１の表面から所定の深さにかけてソース
／ドレイン領域５を形成し、図２の状態とする。

【００６１】次に、全面を覆うように層間酸化膜６を形
成する。その後、層間酸化膜６を貫通し、ソース／ドレ
イン領域５に接続するコンタクトホール７を形成し、図
３に示すように、コンタクトホール７を埋込むように多
結晶シリコンからなるコンタクトプラグ８を形成する。
次に、層間酸化膜６の上にチタンナイトライドからなる
バリアメタル層９を形成する。その後、バリアメタル層
９の上にシリコン酸化層１０を形成し、図４の状態とす
る。次に、図５に示すように、バリアメタル層９および
シリコン酸化層１０を化学的にドライエッチングするこ
とにより、コンタクトプラグ８に接続する所定の円柱形
状のバリアメタル膜９ａおよびシリコン酸化膜１０ａを
形成する。その後、層間酸化膜６の表面、バリアメタル
膜９ａおよびシリコン酸化膜１０ａの側面を覆うように
スパッタ法により白金膜１２を形成し、図６に示す状態
とする。

【００６２】次に、図７に示すように、白金膜１２を化
学的にドライエッチングすることにより、円柱状のシリ
コン酸化膜１０ａおよび導電性のバリアメタル膜９ａの
側面に沿ってサイドウォール白金膜１２ａを形成する。
その後、シリコン酸化膜１０ａの上面およびサイドウォ
ール白金膜１２ａの表面を覆うようにＢＳＴ膜１３を形
成する。次に、ＢＳＴ膜１３の表面を覆うように上部電
極１４を形成し、図１に示すようなＤＲＡＭが完成す
る。

【００６３】このような製造方法で行うことにより、側
面と上面のなす角度を略９０度になるように形成でき
る。そのため、シリコン酸化膜１０ａの側面に形成され
るサイドウォール白金膜１２ａの形状および表面積を、
所定の形状および面積に形成し易くなる。その結果、キ
ャパシタの下部電極としてサイドウォール白金膜１２ａ
を用いても、所定の電荷蓄積面積が確保できる形状に形
成し易くなる。

【００６４】また、通常、小さな面積で大きな誘電率を
有する高誘電率材料を誘電体膜として用いた場合に、電
極にシリコンを含む物質を用いるとシリコン酸化膜が形
成されてしまい、抵抗が形成される。そのため、多結晶
シリコンに比べてサイドウォール白金膜１２ａを用いる
と、上記のような抵抗が形成されない。

【００６５】しかしながら、サイドウォール白金膜１２
ａは、一般に微細な加工が困難である。そこで上記のよ
うな工程にすることにより、サイドウォール白金膜１２
ａを、加工後の形状が一定に形成され易いシリコン酸化
膜１０ａの側壁に付着させ、一定形状を有する下部電極
を形成できる。その結果、電気容量の一定なキャパシタ
を形成できる。

【００６６】また、微細化されたキャパシタにおいて加
工性の悪い白金を用いても、サイドウォール白金膜１２
ａを、側面と上面のなす角度を略９０度前後になるよう
に形成されたシリコン酸化膜１０ａの側面に所定の形状
で形成できる。その結果、加工が困難であるサイドウォ
ール白金膜１２ａを、キャパシタの下部電極として微細
化が要求される半導体記憶装置に用いても、サイドウォ
ール白金膜１２ａの形状および面積を所定の値に確保で
きる。その結果、キャパシタの電荷蓄積量を所定の値に
制御できる。

【００６７】また、コンタクトプラグ８が多結晶シリコ
ンから形成されていても、コンタクトプラグ８はバリア
メタル膜９ａを介してサイドウォール白金膜１２ａと接
続されるため、多結晶シリコンからなるコンタクトプラ
グ８とサイドウォール白金膜１２ａとの間で、シリコン
および酸素が相互拡散することを防止できる。そのた
め、シリコン酸化膜が形成されることにより、コンタク
ト抵抗が形成されることを抑制できる。それにより、多
結晶シリコンからなるコンタクトプラグ８とバリアメタ
ル膜９ａとの境界面での伝導率の低下を抑制できる。そ
の結果、キャパシタは、所定の電荷蓄積能力を発揮する
ことが可能となる。

【００６８】また、円柱形のシリコン酸化膜１０ａおよ
びバリアメタル膜９ａの周囲に同心円状に下部電極とな
るサイドウォール白金膜１２ａを形成できるため、ＢＳ
Ｔ膜１３をシリコン基板１に対して平行な断面において
同心円状に形成できる。そのため、ＢＳＴ膜１３は角部
を有しない構造とすることができることにより、電界集
中する部分を有しない形状とすることができる。その結
果、キャパシタは、電荷蓄積能力において、ＢＳＴ膜１
３の面積の大きさに応じた所定の能力を発揮することが
できるキャパシタを有する半導体記憶装置を提供でき
る。

【００６９】（実施の形態２）本発明の実施の形態２の
ＤＲＡＭおよびその製造方法を図８〜図１３を用いて説
明する。まず、本実施の形態のＤＲＡＭの構造を、図８
を用いて説明する。本実施のＤＲＡＭは、図８に示すよ
うに、シリコン基板１の上に素子形成領域を分離形成す
るための分離酸化膜２が形成されている。また、素子形
成領域には、ゲート電極３が、ゲート電極３を覆う窒化
膜４とともに形成されている。また、ゲート電極３の端
部から分離酸化膜２の端部まで、半導体基板１の表面か
ら所定の深さにかけてソース／ドレイン領域５が形成さ
れている。さらに、全面を覆うように円柱上の凸条部分
６ａを有する層間酸化膜６が形成されている。

【００７０】また、凸条部分６ａの上表面に導電性のバ
リアメタル膜９ａが形成されている。また、凸条部分６
ａの上表面からソース／ドレイン領域５の表面まで、層
間酸化膜６を貫通するように、ソース／ドレイン領域５
と導電性のバリアメタル膜９ａとを接続する不純物を含
む多結晶シリコンからなるコンタクトプラグ８が形成さ
れている。

【００７１】また、バリアメタル膜９ａの上にシリコン
酸化膜１０ａが形成されている。また、シリコン酸化膜
１０ａの側面、バリアメタル膜９ａの側面および凸条部
分６ａの側面に沿ってサイドウォール白金膜１２ａがシ
リコン基板１に対して平行な断面が同心円状に徐々に直
径を大きくするように形成されている。また、シリコン
酸化膜１０ａの上面およびサイドウォール白金膜１２ａ
の表面を覆うようにＢＳＴ膜１３が形成されている。ま
た、ＢＳＴ膜１３の表面を覆うように上部電極１４が形
成されている。

【００７２】このような構造にすることにより、シリコ
ン酸化膜１０ａ側面およびバリアメタル膜９ａの側面だ
けでなく、層間酸化膜６の凸条部分６ａの側面にも、サ
イドウォール白金膜１２ａが形成される。そのため、キ
ャパシタの下部電極となるサイドウォール白金膜１２ａ
の面積は、層間酸化膜６の凸条部分６ａの側面に形成さ
れる部分の表面積分だけ大きくなる。その結果、シリコ
ン基板１の主表面が広がる方向に大きくすることなく、
シリコン基板１の主表面に対して垂直方向に大きく形成
することにより、キャパシタの電荷蓄積面積が大きく確
保される。

【００７３】次に、本実施の形態のＤＲＡＭの製造方法
を図９〜図１３を用いて説明する。まず、シリコン基板
１の上に素子形成領域を分離形成するための分離酸化膜
２を形成する。また、素子形成領域には、ゲート電極３
を、ゲート電極３を覆う窒化膜４とともに形成する。次
に、ゲート電極３の端部から分離酸化膜２の端部まで、
半導体基板１の表面から所定の深さにかけてソース／ド
レイン領域５を形成する。さらに、全面を覆うように層
間酸化膜６を形成する。その後、ソース／ドレイン領域
５の接続するように、コンタクトホール７を形成する。
次に、コンタクトホール７に不純物を含む多結晶シリコ
ン膜からなるコンタクトプラグ８を埋込み、図９に示す
状態とする。

【００７４】次に、層間酸化膜６の上に導電性のバリア
メタル層９を形成する。その後、バリアメタル層９の上
にシリコン酸化層１０を形成し、図１０に示す状態とす
る。次に、コンタクトプラグ８に接触しながら、バリア
メタル層９、シリコン酸化層１０および層間酸化膜６
を、層間酸化膜６が円柱形状の凸条部分６ａを有するよ
うな状態になるまでエッチバックし、図１１に示すよう
に、円柱形状のバリアメタル膜９ａおよびシリコン酸化
膜１０ａを形成する。

【００７５】次に、図１２に示すように、全面に白金膜
１２をスパッタ法により堆積する。その後、図１３に示
すように、白金膜１２を化学的ドライエッチングするこ
とにより、シリコン酸化膜１０ａ、バリアメタル膜９ａ
および凸条部分６ａの側面に沿ってサイドウォール白金
膜１２ａを形成する。その後、シリコン酸化膜１０ａの
上面およびサイドウォール白金膜１２ａの表面を覆うよ
うにＢＳＴ膜１３を形成する。次に、ＢＳＴ膜１３を覆
うように上部電極１４を形成し、図８に示すＤＲＡＭを
完成する。

【００７６】このような工程を備えることにより、シリ
コン酸化膜１０ａおよびバリアメタル膜９ａの側面だけ
でなく、層間酸化膜６の凸条部分６ａの側面にも、サイ
ドウォール白金膜１２ａを形成できる。そのため、キャ
パシタの下部電極としてＢＳＴ膜１３に接するサイドウ
ォール白金膜１２ａの面積は、層間酸化膜６の凸条部分
６ａの側面に形成する部分の面積分だけ大きくできる。
その結果、シリコン基板１の主表面が広がる方向に大き
くすることなく、シリコン基板１の主表面に対して垂直
方向に大きく形成することにより、キャパシタの電荷蓄
積面積を大きく確保できる。

【００７７】（実施の形態３）本発明の実施の形態３の
ＤＲＡＭおよびその製造方法を図１４〜図２１を用いて
説明する。まず、本実施の形態のＤＲＡＭの構造を図１
４を用いて説明する。図１４に示すように、シリコン基
板１の上に素子形成領域を分離形成するための分離酸化
膜２が形成されている。また、素子形成領域には、ゲー
ト電極３が、ゲート電極３を覆う窒化膜４とともに形成
されている。また、ゲート電極３の端部から分離酸化膜
２の端部まで、半導体基板１の表面から所定の深さにか
けてソース／ドレイン領域５が形成されている。さら
に、全面を覆うように層間酸化膜６が形成されている。

【００７８】また、層間酸化膜６の表面から所定の高さ
の位置から、層間酸化膜６を貫通し、ソース／ドレイン
領域５まで達する露出部８ｂ、埋込み部８ａを不純物を
含む多結晶シリコンからなるコンタクトプラグ８が形成
されている。また、コンタクトプラグ８の上表面にチタ
ンナイトライドからなるバリアメタル膜９ａが形成され
ている。また、バリアメタル膜９ａの上にシリコン酸化
膜１０ａが形成されている。また、コンタクトプラグ８
の露出部８ｂおよびバリアメタル膜９ａの下側の一部の
側面からシリコン基板１の表面にかけて、側壁酸化膜１
１ａが同心円状に直径を徐々に大きくするように形成さ
れている。

【００７９】また、シリコン酸化膜１０ａ、バリアメタ
ル膜９ａの上側の一部の側面および側壁酸化膜１１ａの
表面に沿ってサイドウォール白金膜１２ａが形成されて
いる。また、シリコン酸化膜１０ａの上面およびサイド
ウォール白金膜１２ａの表面を覆うようにＢＳＴ膜１３
が形成されている。また、ＢＳＴ膜１３の表面を覆うよ
うに上部電極１４が形成されている。

【００８０】このような構造にすることにより、側壁酸
化膜１１ａは、バリアメタル膜９ａの側面の所定の位置
から層間酸化膜６の表面に向かって連続的に膜厚が大き
くなるように形成される。それにより、サイドウォール
白金膜１２ａは、側壁シリコン酸化膜１０ａの表面に沿
って、シリコン基板１に対して所定の角を有する方向に
形成される。そのため、サイドウォール白金膜１２ａの
面積は、サイドウォール白金膜１２ａがシリコン基板１
に対して略垂直に凸状部分６ａの側面に形成された実施
の形態２の場合よりもさらに大きくなる。その結果、キ
ャパシタの電荷蓄積面積はさらに大きく確保される。

【００８１】また、側壁酸化膜１１ａが、バリアメタル
膜９ａの側面の所定の位置から層間酸化膜６の表面に向
かって連続的に膜厚が大きくなるように形成されるた
め、同じ表面積で比較した場合、実施の形態２に比べ
て、円錐台状のサイドウォール白金膜１２の平面積の大
きさは小さくなる。その結果、さらに微細化されたキャ
パシタが形成される。

【００８２】次に、本実施の形態の半導体記憶装置の製
造方法を図１５〜図２１を用いて説明する。

【００８３】まず、シリコン基板１の上に素子形成領域
を分離形成するための分離酸化膜２を形成する。また、
素子形成領域には、ゲート電極３を、ゲート電極３を覆
う窒化膜４とともに形成する。次に、ゲート電極３の端
部から分離酸化膜２の端部まで、半導体基板１の表面か
ら所定の深さにかけてソース／ドレイン領域５を形成す
る。

【００８４】その後、全面を覆うように層間酸化膜６を
形成する。次に、層間酸化膜６を貫通し、シリコン基板
１の表面まで達するコンタクトホール７を形成する。そ
の後、コンタクトホール７を、シリコン基板１の表面か
ら所定に高さまで埋込むように不純物を含む多結晶シリ
コンからなるコンタクトプラグ８を形成し、図１５に示
す状態とする。

【００８５】次に、コンタクトホール７の一部を埋込む
ように、コンタクトプラグ８の表面上に導電性のバリア
メタル膜９ａを形成する。その後、コンタクトホール７
の下面から所定の高さまでを埋込むように、バリアメタ
ル膜９ａの表面上にシリコン酸化膜１０ａを形成する。
次に、コンタクトホール７の一部を埋込むように、シリ
コン酸化膜１０ａの表面上にレジスト１５を形成し図１
６に示す状態とする。

【００８６】その後、レジスト１５をマスクとして、層
間酸化膜６を表面から所定の深さまでエッチングした後
レジスト１５を除去し、図１７に示すように、層間酸化
膜６ｂとするとともに、シリコン酸化膜１０ａ、バリア
メタル膜９ａおよびコンタクトプラグ８の露出部８ｂを
露出させる。次に、シリコン酸化層１１を全面に堆積
し、図１８に示す状態とした後、枠付けエッチングによ
り、図１９に示すように、コンタクトプラグ８の露出部
８ｂおよびバリアメタル膜９ａの下側の一部の側面に、
シリコン基板１の主表面に平行な断面において、同心円
状にバリアメタル膜９ａの下側の一部の側面から層間酸
化膜６ｂの表面まで連続的に直径を大きくするように、
側壁シリコン酸化膜１１ａを形成する。

【００８７】その後、図２０に示すように、スパッタ法
により全面に白金膜１２を堆積する。次に、図２１に示
すように、枠付けエッチングにより、シリコン酸化膜１
０ａの側面、バリアメタル膜９ａの上側の一部の側面お
よび側壁シリコン酸化膜１０ａの表面に沿ってサイドウ
ォール白金膜１２ａを形成する。次に、シリコン酸化膜
１０ａの上面およびサイドウォール白金膜１２ａの表面
を覆うようにＢＳＴ膜１３を形成する。その後、ＢＳＴ
膜１３の表面を覆うように上部電極１４を形成し、図１
４に示すＤＲＡＭが完成する。

【００８８】このような工程を備えることにより、側壁
酸化膜１１ａを、バリアメタル膜９ａの側面の所定の位
置から層間酸化膜６ｂの表面に向かって連続的に同心円
状に徐々に直径が大きくなるように形成できるため、サ
イドウォール白金膜１２ａを、側壁シリコン酸化膜１０
ａの表面に沿って、シリコン基板１に対して所定の角を
有する方向に形成できる。そのため、サイドウォール白
金膜１２ａの面積は、サイドウォール白金膜１２ａがシ
リコン基板１に対して略垂直に形成された実施の形態２
に示す場合よりもサイドウォール白金膜１２の表面積を
さらに大きくできる。その結果、キャパシタの電荷蓄積
面積はさらに大きく確保できる。

【００８９】また、側壁酸化膜１１ａを、バリアメタル
膜９ａの側面の所定の位置から層間酸化膜６ｂの表面に
向かって連続的に直径が大きくなるように形成できるた
め、実施の形態２の場合に比べて、下部電極を同じ表面
積で平面的に小さくできる。その結果、さらに微細化さ
れたキャパシタを形成することができる。

【００９０】なお、上記実施の形態１〜３においては、
下部電極となるサイドウォール白金膜１２ａを形成する
ための芯として機能する部分をシリコン酸化膜１０ａを
用いて形成したが、化学的ドライエッチングにおいて加
工性の良い材料であれば、シリコン窒化膜等を用いても
よい。

【００９１】また、上記実施の形態１〜３においては、
側壁導電膜として、サイドウォール白金膜１２ａを用い
たが、強誘電体材料であるＢＳＴ膜、チタン酸ジルコ鉛
（ＰＺＴ）膜等に接して形成しても酸化されにくい金属
であれば、ルテニウム、イリジウムまたはパラジウム等
の金属であってもよい。

【００９２】また、今回開示された実施の形態はすべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなく特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００９３】

【発明の効果】請求項１に記載の本発明の半導体記憶装
置によれば、バリアメタル膜の上には、シリコン酸化膜
またはシリコン窒化膜を含む絶縁膜が形成されるため、
側壁導電膜の形状が所定の形状に保たれ、所定の電荷蓄
積面積を確保することが容易なキャパシタの構造とな
る。

【００９４】また、シリコン酸化膜またはシリコン窒化
膜は、エッチング後において、半導体基板の主表面に対
して略垂直な側面を有するように形成されるため、平面
的に小さな面積で、大きな電気容量を有するキャパシタ
を備える半導体記憶装置となる。

【００９５】請求項２に記載の本発明の半導体記憶装置
によれば、コンタクトプラグはバリアメタル膜を介して
側壁導電膜と接続されるため、コンタクトプラグと側壁
導電膜との間で、シリコンおよび酸素が相互拡散するこ
とが防止され、キャパシタは、所定の電荷蓄積能力を発
揮できる。

【００９６】請求項３に記載の本発明の半導体記憶装置
によれば、絶縁膜およびバリアメタル膜の側面だけでな
く、層間酸化膜の凸条部分の側面にも、側壁導電膜が形
成されるため、キャパシタの電荷蓄積面積が大きく確保
される。

【００９７】請求項４に記載の本発明の半導体記憶装置
によれば、側壁絶縁膜は、バリアメタル膜の側面の所定
の位置から層間絶縁膜の表面に向かって連続的に膜厚が
大きくなるように、半導体基板に対して傾斜角を有する
ような表面に形成されるため、キャパシタの電荷蓄積面
積が増加した場合においても、平面的に見て小さな面積
でキャパシタが形成される。

【００９８】請求項５に記載の本発明の半導体記憶装置
によれば、シリコンを含む物質に比べて酸化されにくい
金属材料を電極に用いても、下部電極とキャパシタ絶縁
膜との間に抵抗が形成されない、電気容量の一定なキャ
パシタとなる。

【００９９】請求項６に記載の本発明の半導体記憶装置
によれば、微細化が要求される半導体記憶装置に、シリ
コンを含む物質に比べて側壁導電膜である白金をキャパ
シタの下部電極として用いても、白金膜は酸化されず、
かつ、その形状および表面積は所定の値に確保される。

【０１００】請求項７に記載の本発明の半導体記憶装置
によれば、誘電体膜は角部を有しない構造となることに
より、電界集中する部分を有しないため、キャパシタ
は、電荷蓄積能力において、誘電体膜の面積の大きさに
応じた所定の能力を発揮することができる。

【０１０１】請求項８に記載の本発明の半導体記憶装置
の製造方法によれば、キャパシタの所定の電荷蓄積面積
を確保することが容易にできるため、所定の電荷蓄積量
を有する半導体記憶装置を形成することができる。

【０１０２】また、キャパシタの下部電極の表面積を、
半導体基板に対して平行な方向に大きくすることなく、
半導体基板に対して垂直方向に大きく形成できるため、
平面的に小さな面積で、大きな電気容量を有するキャパ
シタを備える半導体記憶装置を提供できる。

【０１０３】また、コンタクトプラグが多結晶シリコン
から形成されていても、コンタクトプラグはバリアメタ
ル膜を介して側壁導電膜と接続されるため、キャパシタ
に、所定の電荷蓄積能力を発揮させることが可能とな
る。

【０１０４】請求項９に記載の本発明の半導体記憶装置
の製造方法によれば、絶縁膜およびバリアメタル膜の側
面だけでなく、層間酸化膜の凸条部分の側面にも、側壁
導電膜を形成できるため、半導体基板の主表面に対して
垂直方向に大きく形成することにより、キャパシタの電
荷蓄積面積を大きく確保できる。

【０１０５】請求項１０に記載の本発明の製造方法によ
れば、側壁絶縁膜は、バリアメタル膜の側面の所定の位
置から層間絶縁膜の表面に向かって連続的に膜厚が大き
くなるように形成できるため、キャパシタの電荷蓄積面
積を大きくしても、平面的に見て小さな面積でキャパシ
タを形成できる。

【０１０６】請求項１１に記載の本発明の半導体記憶装
置の製造方法によれば、加工後の形状が一定に形成され
易い絶縁膜の側壁にシリコンを含む物質に比べて酸化さ
れにくい金属を付着させることにより、電気容量の一定
なキャパシタを形成できる。

【０１０７】請求項１２に記載の本発明の半導体記憶装
置の製造方法によれば、微細化されたキャパシタにおい
て加工性の悪い白金を用いても、所定の電荷蓄積容量を
有するキャパシタを形成できる。

【０１０８】請求項１３に記載の本発明の半導体記憶装
置の製造方法によれば、円柱形の絶縁膜、バリアメタル
膜およびコンタクトプラグの周囲に同心円状に下部電極
を形成できるため、誘電体膜の面積の大きさに応じた所
定の能力を発揮することができるキャパシタを有する半
導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の断面の状態を示す図である。

【図２】 本発明の実施の形態１の半導体記憶装置の製
造方法において、ゲート電極および分離酸化膜をマスク
として自己整合的に、ソース／ドレイン領域を形成した
直後の断面の状態を示す図である。

【図３】 本発明の実施の形態１の半導体記憶装置の製
造方法において、層間酸化膜に形成されたコンタクトホ
ールにコンタクトプラグを形成した直後の断面の状態を
示す図である。

【図４】 本発明の実施の形態１の半導体記憶装置の製
造方法において、バリアメタル層および絶縁層を形成し
た直後の断面の状態を示す図である。

【図５】 本発明の実施の形態１の半導体記憶装置の製
造方法において、バリアメタル層および絶縁層をエッチ
ングし、バリアメタル膜および絶縁膜を形成した直後の
断面の状態を示す図である。

【図６】 本発明の実施の形態１の半導体記憶装置の製
造方法において、バリアメタル膜および絶縁膜を覆うよ
うに白金膜を形成した直後の断面の状態を示す図であ
る。

【図７】 本発明の実施の形態１の半導体記憶装置の製
造方法において、白金膜を枠付けエッチングし、サイド
ウォール白金膜を形成した直後の断面の状態を示す図で
ある。

【図８】 本発明の実施の形態２における半導体記憶装
置の断面の状態を示す図である。

【図９】 本発明の実施の形態２の半導体記憶装置の製
造方法において、層間酸化膜に形成されたコンタクトホ
ールにコンタクトプラグを形成した直後の断面の状態を
示す図である。

【図１０】 本発明の実施の形態２の半導体記憶装置の
製造方法において、バリアメタル層および絶縁層を形成
した直後の断面の状態を示す図である。

【図１１】 本発明の実施の形態２の半導体記憶装置の
製造方法において、バリアメタル層および絶縁層をエッ
チングし凸状層間酸化膜を形成するとともに、バリアメ
タル膜および絶縁膜を形成した直後の断面の状態を示す
図である。

【図１２】 本発明の実施の形態２の半導体記憶装置の
製造方法において、バリアメタル膜、絶縁膜および凸状
層間酸化膜の突出部分を覆うように白金膜を形成した直
後の断面の状態を示す図である。

【図１３】 本発明の実施の形態２の半導体記憶装置の
製造方法において、白金膜を枠付けエッチングし、サイ
ドウォール白金膜を形成した直後の断面の状態を示す図
である。

【図１４】 本発明の実施の形態３における半導体記憶
装置の断面の状態を示す図である。

【図１５】 本発明の実施の形態３の半導体記憶装置の
製造方法において、層間酸化膜に形成されたコンタクト
ホールに所定の位置までコンタクトプラグを形成した直
後の断面の状態を示す図である。

【図１６】 本発明の実施の形態３の半導体記憶装置の
製造方法において、層間酸化膜に形成されたコンタクト
ホールの形成されたコンタクトプラグの上に、バリアメ
タル膜、絶縁膜およびレジストを形成した直後の断面の
状態を示す図である。

【図１７】 本発明の実施の形態３の半導体記憶装置の
製造方法において、層間酸化膜をエッチングし、コンタ
クトプラグを露出させた直後の断面の状態を示す図であ
る。

【図１８】 本発明の実施の形態３の半導体記憶装置の
製造方法において、バリアメタル層、絶縁層およびコン
タクトプラグの露出部を覆うように酸化膜を形成した直
後の断面の状態を示す図である。

【図１９】 本発明の実施の形態３の半導体記憶装置の
製造方法において、酸化膜を枠付けエッチングし、側壁
酸化膜を形成した直後の断面の状態を示す図である。

【図２０】 本発明の実施の形態３の半導体記憶装置の
製造方法において、絶縁膜、バリアメタル膜の側面およ
び側壁酸化膜の表面を覆うように白金膜を形成した直後
の断面の状態を示す図である。

【図２１】 本発明の実施の形態３の半導体記憶装置の
製造方法において、白金膜を枠付けエッチングし、サイ
ドウォール白金膜を形成した直後の断面の状態を示す図
である。

【図２２】 従来の下部電極の芯として白金膜を用いた
キャパシタの断面の状態を示す図である。

【図２３】 従来の白金膜が台形状に形成されたキャパ
シタの下部電極の芯の断面の状態を示す図である。

【図２４】 従来の下部電極の芯として用いた白金膜が
台形上に形成されたキャパシタの断面の状態を示す図で
ある。

【符号の説明】

１ シリコン基板、２ 分離酸化膜、３ ゲート電極、
４ 絶縁膜、５ ソース／ドレイン領域、６ 層間酸化
膜、６ａ 凸条部分、７ コンタクトホール、８ コン
タクトプラグ、８ａ 埋込み部、８ｂ 露出部、９ バ
リアメタル層、９ａ バリアメタル膜、１０ シリコン
酸化層、１０ａ シリコン酸化膜、１１シリコン酸化
層、１１ａ 側壁酸化膜、１２ 白金膜、１２ａ サイ
ドウォール白金膜、１３ ＢＳＴ膜、１４ 上部電極、
１５ レジスト。

フロントページの続き (72)発明者 松下 誠 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F083 AD42 FR02 JA14 JA15 JA38 JA40 JA55 MA05 MA06 MA17 NA08 PR09

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上に設けられた上部電極、
   下部電極およびキャパシタ絶縁膜を有する、信号電荷を
   蓄積するキャパシタを備える半導体記憶装置であって、 前記下部電極の一部を構成する、側面を有する導電性の
   バリアメタル膜と、 前記バリアメタル膜の上表面の略全域にわたって形成さ
   れたシリコン酸化膜またはシリコン窒化膜を含む絶縁膜
   と、 前記絶縁膜の側面および前記バリアメタル膜の側面に沿
   って形成された、前記下部電極の一部を構成する側壁導
   電膜と、 前記側壁導電膜の上面に接するように形成された、前記
   キャパシタ絶縁膜を構成する誘電体膜と、 前記誘電体膜の表面上に形成された、前記上部電極を構
   成する導電膜とを備える、半導体記憶装置。
2. 【請求項２】 前記半導体基板と前記バリアメタル膜と
   の間に層間絶縁膜が設けられ、 前記層間絶縁膜には、前記半導体基板と前記バリアメタ
   ル膜とを接続するために、前記層間絶縁膜を貫通するよ
   うに、不純物を含む多結晶シリコンからなるコンタクト
   プラグが形成された、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記層間絶縁膜が、前記半導体基板の主
   表面に対して凸状に形成された突出部分を有する凸条層
   間酸化膜であり、 前記バリアメタル膜が、前記突出部分の上面の全域にわ
   たって形成され、 前記側壁導電膜が、前記絶縁膜の側面、前記バリアメタ
   ル膜の側面および前記突出部分の側面に連続的に形成さ
   れた、請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記コンタクトプラグが、前記層間絶縁
   膜の表面から露出した露出部を有し、 前記凸条層間絶縁膜の前記突起部分が、前記バリアメタ
   ル膜の側面の所定の位置から前記半導体基板の前記主表
   面に向かって連続的にその膜厚を大きくするように、前
   記バリアメタル膜の側面および前記コンタクトプラグの
   前記露出部の側面に沿って形成された側壁絶縁膜を有
   し、 前記側壁導電膜が、前記絶縁膜の側面、前記バリアメタ
   ル膜の側面および前記側壁絶縁膜の表面に沿って形成さ
   れた、請求項３に記載の半導体記憶装置。
5. 【請求項５】 前記誘電体膜が、高誘電率材料からな
   り、 前記側壁導電膜が、多結晶シリコンに比べて酸化されに
   くい金属材料からなる、請求項１〜４のいずれかに記載
   の半導体記憶装置。
6. 【請求項６】 前記高誘電率材料が、チタン酸ストロン
   チウムまたはチタン酸ジルコ鉛を含み、 前記金属材料が、白金を含む、請求項５に記載の半導体
   記憶装置。
7. 【請求項７】 前記絶縁膜、前記コンタクトプラグおよ
   び前記バリアメタル膜が円柱形状である、請求項１〜６
   のいずれかに記載の半導体記憶装置。
8. 【請求項８】 半導体基板の上に設けられた上部電極、
   下部電極およびキャパシタ絶縁膜を有する、信号電荷を
   蓄積するキャパシタを備える半導体記憶装置の製造方法
   であって、 半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程と、 前記コンタクトホールに前記下部電極の一部を構成する
   不純物を含む多結晶シリコンからなるコンタクトプラグ
   を形成する工程と、 前記コンタクトプラグに接するように前記層間酸化膜の
   上に、導電性のバリアメタル層を形成する工程と、 前記バリアメタル層の上にシリコン酸化層またはシリコ
   ン窒化層を含む絶縁層を形成する工程と、 前記バリアメタル層および前記絶縁層を化学的にドライ
   エッチングすることにより、所定の平面的に同一な形状
   の、前記下部電極の一部を構成するバリアメタル膜、お
   よび絶縁膜を形成する工程と、 前記層間絶縁膜の上面、前記バリアメタル膜および前記
   絶縁膜の表面を覆うように、前記下部電極の一部を構成
   する側壁導電膜を形成する工程と、 前記側壁導電膜の表面および前記絶縁膜の上面を覆うよ
   うに前記キャパシタ絶縁膜を構成する誘電体膜を形成す
   る工程と、 前記誘電体膜の上に前記上部電極を構成する導電膜を形
   成する工程とを備える、半導体記憶装置の製造方法。
9. 【請求項９】 前記絶縁層を形成した後、該絶縁層、前
   記バリアメタル層を前記エッチングし、前記絶縁膜およ
   び前記バリアメタル膜を形成する前記工程において、前
   記エッチングとともに、前記層間絶縁膜が、前記半導体
   基板の主表面に対して凸状部分を有するように、前記層
   間絶縁膜をオーバーエッチングし、凸条層間絶縁膜を形
   成し、 前記絶縁膜および前記バリアメタル膜の側面に沿って前
   記側壁導電膜を形成する前記工程において、さらに前記
   凸条部分の側面に沿って側壁導電膜を連続的に形成す
   る、請求項８に記載の半導体記憶装置の製造方法。
10. 【請求項１０】 前記コンタクトプラグを形成する前記
    工程において、 前記コンタクトホールを、前記半導体基板の表面から所
    定に高さまで埋込むように前記コンタクトプラグを形成
    し、 前記バリアメタル層を形成する工程において、 前記コンタクトホールの一部を埋込むように、前記コン
    タクトプラグの上に前記バリアメタル膜を形成し、 前記絶縁層を形成する工程において、 前記コンタクトホールの一部を埋込むように、前記バリ
    アメタル膜の表面に上前記絶縁膜を形成し、 前記コンタクトホールの一部を埋込むように、前記絶縁
    膜の表面上にレジストを形成する工程をさらに備え、 前記層間酸化膜をオーバーエッチングする工程におい
    て、 前記レジストをマスクとして、前記層間絶縁膜を表面か
    ら所定の深さまでエッチングし、前記絶縁膜、前記バリ
    アメタル膜および前記コンタクトプラグの上側の一部を
    露出させるように前記層間絶縁膜をエッチングし、 前記コンタクトプラグの露出した部分の側面、前記バリ
    アメタル膜の下側の一部の側面に、該バリアメタル膜の
    下側の一部の側面から前記連続的に膜厚を大きくするよ
    うに側壁絶縁膜を形成する工程をさらに備え、 前記側壁導電膜を形成する工程において、 前記絶縁膜の側面、前記バリアメタル膜の上側の一部の
    側面および前記側壁絶縁膜の表面に沿って側壁導電膜を
    形成する、請求項９に記載の半導体記憶装置の製造方
    法。
11. 【請求項１１】 前記誘電体膜が、高誘電率材料からな
    り、 前記側壁導電膜が、多結晶シリコンに比べて酸化されに
    くい金属材料からなる、請求項８〜１０に記載の半導体
    記憶装置の製造方法。
12. 【請求項１２】 前記高誘電率材料が、チタン酸ストロ
    ンチウムまたはチタン酸ジルコ鉛を含み、 前記金属材料が、白金を含む、請求項１１に記載の半導
    体記憶装置の製造方法。
13. 【請求項１３】 前記絶縁膜、前記コンタクトプラグお
    よび前記バリアメタル膜が円柱形状である、請求項８〜
    １２のいずれかに記載の半導体記憶装置の製造方法。