KR20000003492A - 고집적 반도체 기억소자 제조방법 - Google Patents

Abstract

본 발명의 반도체 기억소자 제조방법에 관한 것으로, 반도체 기판 상부에 소자간의 분리를 위한 절연막을 형성하고 게이트 절연막 및 워드라인을 형성한 후, 접합영역을 형성하고, 스페이서 형성을 위한 절연막을 형성하고, 비트라인 콘택이 형성될 부분을 리소그래피 공정을 거쳐 정의하고 이방성 식각을 통해 스페이서를 형성하고, 콘택패드를 형성하고, 소정의 공정을 거쳐 층간절연막을 형성하고, 플러그 콘택을 형성하고, 비트라인 콘택과 비트라인을 형성하는 기술로서, 종래의 소자 제작공정에 비해 콘택 패드 형성공정에서의 난이도가 경감되어 공정 안정성의 향상을 기할 수 있고 소자 특성을 개선할 수 있어 수율 증대가 기대된다.

Description

고집적 반도체 기억소자 제조방법

본 발명은 고집적 반도체 기억소자의 제조방법에 관한 것으로, 특히 폴디드 비트라인(folded bit line) 구조를 형성하기 위해 비트라인 콘택이 형성되는 영역을 확보하기 위한 공정의 난이도를 경감시키면서 후속공정의 난이도도 줄일 수 있으며, 셀트랜지스터의 특성을 향상시킬 수 있는 반도체 기억소자의 제조방법에 관한 것이다.

기억소자가 고집적화되어 그 크기가 작아짐에 따라 집적을 용이하게 하기 위한 여러가지 수단이 강구되고 있다. 이에 따른 여러가지 방안중에서 가장 간단한 것은 소자의 크기를 줄이는 것이다. 그러나 소자의 크기를 줄이는데는 공정장비에 따른 한계가 있다. 이러한 한계를 극복하기 위한 방법중의 하나로 사용하는 층(layer)의 수를 늘리는 방법을 사용하기도 한다. 대표적인 것으로 폴디드 비트라인구조의 DRAM셀에서 비트라인 콘택을 형성하는 부분을 확보하는 것을 예로 들 수 있다. 활성영역을 하나의 직사각형 형태로 형성하지 않고 Z형이나 T형의 형태로 형성하여 비트라인 콘택형성영역을 확보하는 것은 소자가 작아짐에 따라 끝부분의 형태가 원래의 설계대로 형성되지 않음으로 해서 문제가 발생한다. 해결책으로 사용할 수 있는 방안으로 한번의 콘택공정과 한번의 중간층(contact pad) 형성방법이 있다. 그러나 사용하는 층의 수를 늘리게 됨에 따라 단차가 증가하며 이는 후속공정의 난이도를 증가시키게 된다.

도 1a 내지 도 1c는 종래 기술에 따른 기억소자의 제조방법을 도시한 평면도(윗부분) 및 단면도(아랫부분)로서, 단면도는 평면도에서 A-A로 표시한 위치에서의 단면이다.

도 1a를 참조하면, 반도체기판(10)상부에 소자 사이의 분리를 위한 절연막(20)을 형성한 후, 게이트절연막(21)을 형성하고, 워드라인(30) 및 절연막(25)을 형성한 다음, 접합영역(16)을 형성하고 절연막을 덮고 이방성식각하여 워드라인(30) 측면에 스페이서(27)를 형성한다. 이때, 워드라인 도전층(30)상부에는 식각장벽으로 사용되는 절연막(25)이 형성되어 있다.

도 1b를 참조하면, 기판전면에 층간절연막(22)을 형성하고 이를 선택적으로 식각하여 플러그 콘택을 정의한 후, 다결정실리콘을 그 전면에 증착하고 리소그래피공정 및 식각공정을 통해 패터닝하여 상기 플러그콘택 영역에 콘택패드(31)를 형성한다. 이때, 콘택패드(31)가 형성되지 않는 부분은 에치백공정이 진행되게 되어 플러그 형태로 다결정실리콘이 남게 된다. 도 1b에서는 콘택패드를 비트라인 콘택이 형성될 부분에만 리소그래피공정을 통해 형성하였지만, 저장전극 콘택이 형성될 부분에도 같이 형성할 수 있다.

도 1c를 참조하면, 소정의 공정을 거쳐 층간절연막(23)을 형성하고, 비트라인 콘택(40)을 형성한 후, 비트라인(32)을 형성한다.

상기한 종래 기술에서는 추가로 2번의 리소그래피공정(플러그 콘택 및 콘택패드 형성시)이 필요하며, 콘택패드층을 형성하기 위하여 층간절연막을 사용함으로써 소자의 전체적인 단차가 증대되는 단점이 있다. 또한, 저장전극 콘택을 생략하고 저장전극을 형성하는 공정을 사용할때에는 콘택패드의 위치가 저장전극이 형성될 부분(도 1b 와 도 1c에서 좌우 양측에 형성된 콘택 플러그 부분)에 비해 높게 존재하고 있으므로 (저장전극 위치에도 콘택패드를 형성할때에는 같은 높이가 됨) 저장전극 형성시 설계 및 공정여유도가 줄어들게 되어 저장용량의 충분한 확보가 어려워진다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 종래 기술에 비해 콘택패드 형성에 의해 발생하는 단차를 줄여주면서도 공정의 난이도를 경감시키며, 셀트랜지스터의 특성향상을 아울러 도모할 수 있는 고집적 반도체 기억소자의 제조방법을 제공한다.

도 1a 내지 도 1c는 종래 기술에 의한 고집적 반도체 기억소자의 제조방법을 도시한 공정순서도,

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 고집적 반도체 기억소자의 제조방법을 도시한 공정순서도,

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 고집적 반도체 기억소자의 제조방법을 도시한 공정순서도.

*도면의 주요부분에 대한 부호의 설명*

10.반도체기판 16.접합영역

20.소자분리 절연막 25.절연막

27,28.스페이서용 절연막 30.워드라인

31.콘택패드 32.비트라인

33.플러그 콘택 50.감광막패턴

상기 목적을 달성하기 위한 본 발명의 고집적 반도체 기억소자의 제조방법은 반도체기판상의 소정영역에 워드라인 및 접합영역을 형성하는 단계와, 상기 기판 전면에 스페이서용 절연막을 형성하는 단계, 콘택패드가 형성될 영역의 상기 스페이서용 절연막을 선택적으로 이방성식각하여 스페이서를 형성하는 단계, 상기 영역에 콘택패드를 형성하는 단계, 기판 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 및 절연막을 선택적으로 식각하여 저장전극이 형성될 부분에 플러그 콘택영역을 형성하는 단계, 및 상기 플러그 콘택영역내에 도전층을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 기억소자의 제조방법을 도시한 평면도(윗부분) 및 단면도(아랫부분)로서, 단면도는 평면도에서 A-A로 표시한 위치에서의 단면이다.

먼저, 도 2a를 참조하면, 반도체기판(10)상부에 소자간 분리를 위한 절연막(20)을 형성한 후, 게이트절연막(21)을 형성한다. 그 상부에 워드라인(30) 및 워드라인 상부절연막(25)을 형성한 후, 워드라인 양측의 기판부위에 접합영역(16)을 형성한 다음, 스페이서 형성을 위해 절연막(27)을 기판 전면에 형성한다.

도 2b를 참조하면, 상기 절연막(27)상에 감광막(50)을 도포한 후 패터닝하여 비트라인콘택이 형성될 부분(평면도에서 점선으로 나타낸 사각형 부분)을 리소그래피 공정을 통해 정의하고, 이방성 식각에 의해 이 부분의 절연막(27)을 식각하여 스페이서(27)를 형성한다.

도 2c를 참조하면, 콘택패드용 도전층(31)을 기판전면에 증착하고, 이를 리소그래피공정에 의해 패터닝하여 상기 비트라인콘택이 형성될 부분에 콘택패드(31)를 형성한다. 상기 콘택패드용 도전층(31)으로는 다결정실리콘이나 단결정실리콘중의 어느 하나를 사용할 수도 있고, 다결정실리콘과 실리사이드의 적층구조 또는 다결정실리콘과 금속의 적층구조를 사용할 수 도 있으며, 이러한 도전층은 선택성장을 통해 형성하는 것이 바람직하다.

도 2d를 참조하면, 기판 전면에 제1층간절연막(23)을 형성하고, 이 제1층간절연막(23) 및 절연막(27)을 선택적으로 식각하여 저장전극이 형성될 부분에 플러그 콘택을 형성한다. 이어서 상기 플러그콘택 영역에 포켓 이온주입 (NMOSFET의 경우 P형 도판트를 이온주입) 공정을 실시한다.

도 2e를 참조하면, 상기 플러그 콘택 영역에 플러그 콘택용 도전층(33)을 매립하여 플러그 콘택(33)을 형성한 후, 그 전면에 제2층간절연막(24)형성하고, 소정영역에 비트라인 콘택(40)을 형성한 다음, 비트라인(32)을 형성한다.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 기억소자의 제조방법을 도시한 평면도(윗부분) 및 단면도(아랫부분)로서, 단면도는 평면도에서 A-A로 표시한 위치에서의 단면이다.

먼저, 도 3a를 참조하면, 반도체기판(10)상부에 소자간 분리를 위한 절연막(20)을 형성한 후, 게이트절연막(21)을 형성한다. 그 상부에 워드라인(30) 및 워드라인 상부절연막(25)을 형성한 후, 워드라인 양측의 기판부위에 접합영역(16)을 형성한 다음, 스페이서 형성을 위해 절연막(28)을 기판 전면에 형성한다. 이때, 절연막(28)은 층간절연막들과 식각선택비를 갖는 물질로서, 예컨대 질화막이나 질화막과 산화막의 적층막으로 형성한다.

도 3b를 참조하면, 상기 절연막(28)상에 감광막(50)을 도포한 후 패터닝하여 비트라인콘택이 형성될 부분(평면도에서 점선으로 나타낸 사각형 부분)을 리소그래피 공정을 통해 정의하고, 이방성 식각에 의해 이 부분의 절연막(28)을 식각하여 스페이서(28)를 형성한다.

도 3c를 참조하면, 콘택패드용 도전층(31)을 기판전면에 증착하고, 이를 리소그래피공정에 의해 패터닝하여 상기 비트라인콘택이 형성될 부분에 콘택패드(31)를 형성한다.

도 3d를 참조하면, 기판 전면에 제1층간절연막(23)을 형성하고, 이 제1층간절연막(23) 및 절연막(28)을 선택적으로 식각하여 저장전극이 형성될 부분에 플러그 콘택을 형성한다. 이어서 상기 플러그콘택 영역에 포켓 이온주입 (NMOSFET의 경우 P형 도판트를 이온주입) 공정을 실시한다. 이때, 저장전극 콘택은 실제 접합영역에 형성되는 콘택보다 크게 형성하여 플러그 콘택의 크기를 크게 확보하는데, 절연막(28)이 층간절연막과 식각선택비를 가지므로 저장전극 콘택영역에서 절연막(28)이 스페이서 형태로 남게 된다.

도 3e를 참조하면, 상기 플러그 콘택 영역에 플러그 콘택용 도전층(33)을 매립하여 플러그 콘택(33)을 형성한 후, 그 전면에 제2층간절연막(24)형성하고, 소정영역에 비트라인 콘택(40)을 형성한 다음, 비트라인(32)을 형성한다.

도 1c, 도 2e 및 도 3e를 비교해 보면, 즉, 종래기술에 따른 기억소자와 본 발명의 실시예들에 따른 기억소자의 단면구조를 비교해 보면, 도 1c에 도시된 종래기술에서는 비트라인 콘택을 활성영역 바깥에 형성하기 위해 추가로 2번의 리소그래피공정(플러그콘택 및 콘택패드 형성시를 위한)이 필요하며, 콘택 패드층을 형성하기 위하여 층간절연막을 사용함으로써 소자의 전체적인 단차가 증대되는 단점이 있다. 또한, 저장전극 콘택을 생략하고 저장전극을 형성하는 공정을 사용할때는 콘택패드의 위치가 저장전극 콘택이 형성될 부분(도 1b 및 도 1c에서 좌우 양쪽에 형성된 콘택 플러그 부분)에 비해 높게 존재하고 있으므로 저장전극 형성시 설계 및 공정 여유도가 줄어들게 되어 저장용량의 충분한 확보가 어려워지는 문제도 있다. 또한, 셀영역에서는 접합영역의 농도가 모두 동일한데 반해 플러그 콘택부분의 농도는 콘택부분을 채우는 물질에 의해 증가할수도 있으며, 스페이서가 일부 손상될 경우에는 원하는 스페이서를 형성하지 못하게 되므로 리소그래피 공정에서의 오정렬등의 원인에 의해 셀 트랜지스터 특성의 균일성이 문제될 수도 있다.

한편, 도 2e에 도시된 본 발명의 일실시예에 있어서는 비트라인 콘택을 활성영역 바깥에 형성하기 위해 역시 추가로 2번의 리소그래피 공정이 필요하나, 콘택 패드 콘택 형성을 위한 리소그래피 공정이 적용되는 층이 중요한(critical) 층이 아니므로 공정의 난이도가 경감되는 것을 알 수 있다. 또한, 콘택 패드층(31)이 층간절연막없이 형성되므로 전체적인 단차가 도 1c에 비해 감소된다. 한편, 콘택패드 형성후에 포켓 이온주입이 이루어지므로 저장전극의 접합용량이 증대되어 전체적으로 저장전극 용량이 증가되며, 워드라인의 크기 불균일성에 따른 문턱전압등의 소자특성의 변화가 포켓 이온주입에 의한 채널농도의 변화에 의해 완화된다. 또한, 트랜지스터의 소오스 및 드레인간의 누설전류 역시 개선될 것으로 기대된다.

도 3e에 도시한 본 발명의 다른 실시예는 상기한 실시예의 장점을 모두 가진다. 또한, 플러그 콘택 도전층(33)은 도 2e에 비해 넓게 확보할 수 있다는 또다른 장점을 가지며, 콘택 내부의 스페이서가 플러그 콘택에 관계없이 형성되어 플러그 콘택 도전층이 접합영역의 특정부분에 자기정렬되어 접촉되므로 셀트랜지스터의 특성의 균일성이 향상된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 따른 반도체 기억소자 제조방법은 종래의 기술에 비해 콘택형성 공정단계에서의 난이도가 감소하면서도 다른 공정단계에서의 난이도를 증가시키지 않는 기술이며, 소자의 특성을 향상시킬 수 있는 기술이므로 고집적 기억소자 제조에 사용될 경우 공정의 난이도 감소 및 소자 특성 향상에 의한 수율 증대등 경제적 이득이 있을 것으로 기대된다.

Claims (12)

1. 반도체기판상의 소정영역에 워드라인 및 접합영역을 형성하는 단계와,

   상기 기판 전면에 스페이서용 절연막을 형성하는 단계,

   콘택패드가 형성될 영역의 상기 스페이서용 절연막을 선택적으로 이방성식각하여 스페이서를 형성하는 단계,

   상기 영역에 콘택패드를 형성하는 단계,

   기판 전면에 층간절연막을 형성하는 단계,

   상기 층간절연막 및 절연막을 선택적으로 식각하여 저장전극이 형성될 부분에 플러그 콘택영역을 형성하는 단계, 및

   상기 플러그 콘택영역내에 도전층을 형성하는 단계

   를 포함하는 고집적 반도체 기억소자의 제조방법.
2. 제1항에 있어서,

   상기 워드라인을 도전막과 절연막의 적층형태로 형성하여 상기 스페이서 형성후에 워드라인 도전막이 노출되지 않도록 하는 고집적 반도체 기억소자의 제조방법.
3. 제1항에 있어서,

   상기 콘택패드를 도전층의 선택성장을 통해 형성하는 고집적 반도체 기억소자의 제조방법.
4. 제1항에 있어서,

   상기 콘택패드를 다결정실리콘이나 단결정실리콘으로 형성하는 고집적 반도체 기억소자의 제조방법.
5. 제1항에 있어서,

   상기 콘택패드를 다결정실리콘과 실리사이드의 적층구조로 형성하거나 다결정실리콘과 금속의 적층구조로 형성하는 고집적 반도체 기억소자의 제조방법.
6. 제1항에 있어서,

   상기 스페이서용 절연막을 상기 층간절연막과 식각선택비를 갖는 물질로 형성하는 고집적 반도체 기억소자의 제조방법.
7. 제6항에 있어서,

   상기 스페이서용 절연막을 질화막으로 형성하는 고집적 반도체 기억소자의 제조방법.
8. 제6항에 있어서,

   상기 스페이서용 절연막을 질화막과 산화막의 적층구조로 형성하는 고집적 반도체 기억소자의 제조방법.
9. 제1항에 있어서,

   상기 플러그 콘택영역 형성단계후에 이온주입 공정을 진행하여 저장전극 접합부분의 기판농도를 높이는 단계가 더 포함되는 고집적 반도체 기억소자의 제조방법.
10. 제1항에 있어서,

    상기 플러그 콘택영역이 상기 접합영역 상부에 형성되는 고집적 반도체 기억소자의 제조방법.
11. 제10항에 있어서,

    상기 플러그 콘택영역을 상기 접합영역보다 크게 형성하는 고집적 반도체 기억소자의 제조방법.
12. 제1항에 있어서,

    상기 층간절연막 및 절연막을 선택적으로 식각하여 저장전극이 형성될 부분에 플러그 콘택영역을 형성하는 단계에서 상기 절연막이 플러그 콘택영역내에 스페이서 형태로 남는 고집적 반도체 기억소자의 제조방법.