JP2023001801A - 半導体装置の故障予測方法および半導体装置 - Google Patents

半導体装置の故障予測方法および半導体装置 Download PDF

Info

Publication number
JP2023001801A
JP2023001801A JP2021102750A JP2021102750A JP2023001801A JP 2023001801 A JP2023001801 A JP 2023001801A JP 2021102750 A JP2021102750 A JP 2021102750A JP 2021102750 A JP2021102750 A JP 2021102750A JP 2023001801 A JP2023001801 A JP 2023001801A
Authority
JP
Japan
Prior art keywords
cell
gate
failure
cells
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021102750A
Other languages
English (en)
Other versions
JP2023001801A5 (ja
Inventor
昌孝 出口
Masataka Deguchi
潤哉 村松
Junya Muramatsu
惠太 片岡
Keita Kataoka
克博 朽木
Katsuhiro Kuchiki
勲 青柳
Isao Aoyanagi
孝 富永
Takashi Tominaga
涼輔 岡地
Ryosuke Okaji
貴志 香山
Takashi Kayama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2021102750A priority Critical patent/JP2023001801A/ja
Priority to DE112022003158.1T priority patent/DE112022003158T5/de
Priority to PCT/JP2022/021079 priority patent/WO2022270189A1/ja
Priority to CN202280043315.7A priority patent/CN117501452A/zh
Publication of JP2023001801A publication Critical patent/JP2023001801A/ja
Publication of JP2023001801A5 publication Critical patent/JP2023001801A5/ja
Priority to US18/538,012 priority patent/US20240110970A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G01R31/2623—Circuits therefor for testing field effect transistors, i.e. FET's for measuring break-down voltage therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体素子の利用効率の低下を抑制しつつ、故障を精度よく予測できる半導体装置の故障予測方法および半導体装置を提供すること。【解決手段】トレンチゲート構造の半導体素子１５を構成する複数のメインセル１４は、複数の第１セル１４１と、第１セルの故障を予測するために第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、第１セルよりも数の少ない第２セル１４２を含む。そして、半導体素子の駆動時に、第１セルのゲート電極と第２セルのゲート電極とに、共通のゲート駆動電圧を印加する。電気特性を測定して、駆動時の通電による第２セルの故障を検出する。故障した第２セルにゲート駆動電圧が印加されないように、故障した第２セルのゲート電極を第１セルのゲート電極に対して電気的に分離する。第２セルの故障に基づいて第１セルの故障を予測する。【選択図】図１

Description

この明細書における開示は、半導体装置の故障予測方法および半導体装置に関する。
特許文献１は、トレンチ構造のＭＯＳ半導体装置の寿命評価方法を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。
特開２００８－２０５２３０号公報
特許文献１では、メイン素子と、メイン素子よりもゲート酸化膜の膜厚が薄いセンス素子を有するＭＯＳ半導体装置を用い、センス素子に加速試験を行うことで、メイン素子の寿命を予測する。加速試験によるストレスは、実際に市場で加えられるストレスとは異なる。また、センス素子には加速試験によって故障に至るストレスが印加されるため、市場においてセンス素子を利用できず、半導体素子の利用効率、つまりチップ面積の利用効率が低下する。上記した観点において、または言及されていない他の観点において、半導体装置の故障予測方法および半導体装置にはさらなる改良が求められている。
開示されるひとつの目的は、半導体素子の利用効率の低下を抑制しつつ、故障を精度よく予測できる半導体装置の故障予測方法および半導体装置を提供することにある。
ここに開示された半導体装置の故障予測方法は、
複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置の故障予測方法であって、
複数のメインセルは、複数の第１セル（１４１）と、第１セルの故障を予測するために第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、第１セルよりも数の少ない第２セル（１４２）と、を含み、
半導体素子の駆動時に、第１セルのゲート電極と第２セルのゲート電極とに、共通のゲート駆動電圧を印加し、
電気特性を測定して、駆動時の通電による第２セルの故障を検出し、
故障した第２セルにゲート駆動電圧が印加されないように、故障した第２セルのゲート電極を第１セルのゲート電極に対して電気的に分離し、
第２セルの故障に基づいて第１セルの故障を予測する。
開示された半導体装置の故障予測方法によれば、半導体素子の駆動時に第２セルにも第１セルと共通のゲート駆動電圧を印加し、第２セルの故障を検出すると故障した第２セルのゲート電極を第１セルのゲート電極に対して電気的に分離する。第２セルの故障が生じるまでは、第２セルも半導体素子を構成するメインセルとして機能するため、半導体素子の利用効率の低下を抑制することができる。
また、電気特性を測定して駆動時の通電による第２セルの故障を検出する。第２セルは、実際に市場で加えられるストレスにより故障するため、第２セルの故障に基づいて第１セルの故障、つまり半導体素子の故障を精度よく予測することができる。
ここに開示された半導体装置は、
複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置であって、
複数のメインセルが設けられた領域であり、メインセルとして、複数の第１セル（１４１）と、第１セルの故障を予測するために第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、第１セルよりも数の少ない第２セル（１４２）と、を含むメインセル領域（１２）と、メインセル領域を取り囲む外周領域（１３）と、を有する半導体基板（１１）と、
第１セルのゲート電極に接続された第１パッド（３０１）と、第１パッドとは別に設けられ、第２セルのゲート電極に接続された第２パッド（３０２）と、を含み、メインセルのゲート電極にゲート駆動電圧を印加するために半導体基板の一面上に設けられた複数のゲートパッド（３０）と、
第１パッドに接続された第１スイッチ（３４１）と、第２パッド（３０２）に接続された第２スイッチ（３４２）と、を含み、ゲートパッドに対して個別に設けられ、ゲートパッドへのゲート駆動電圧の印加を許可または遮断する複数のスイッチ（３４）と、を備え、
半導体素子の駆動時において、第２セルに故障が生じていない場合には、すべてのスイッチがオンされ、故障している場合には、故障した第２セルに対応する第２スイッチのみオフ、残りのスイッチがオンされ、
半導体素子の非駆動時において、第１スイッチがオフ、第２スイッチがオンされる。
開示された半導体装置によれば、半導体素子の駆動時に第２セルにも第１セルと共通のゲート駆動電圧を印加し、第２セルが故障すると、故障した第２セルへのゲート駆動電圧の印加を遮断することができる。つまり、第２セルの故障が生じるまでは、第２セルも半導体素子を構成するメインセルとして機能するため、半導体素子の利用効率の低下を抑制することができる。
また、第２セルは、半導体素子の駆動時において第１セルとともに動作することで故障する。つまり、実際に市場で加えられるストレスにより故障する。したがって、第２セルの故障に基づいて第１セルの故障、つまり半導体素子の故障を精度よく予測することが可能となる。
ここに開示された別の半導体装置は、
複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置であって、
複数のメインセルが設けられた領域であり、メインセルとして、複数の第１セル（１４１）と、第１セルの故障を予測するために第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、第１セルよりも数の少ない第２セル（１４２）と、を含むメインセル領域（１２）と、メインセル領域を取り囲む外周領域（１３）と、を有する半導体基板（１１）と、
第１セルのゲート電極に接続された第１パッド（３０１）と、第１パッドとは別に設けられ、第２セルのゲート電極に接続された第２パッド（３０２）と、を含み、メインセルのゲート電極にゲート駆動電圧を印加するために半導体基板の一面上に設けられた複数のゲートパッド（３０）と、
第２パッドと第１パッドとを個別に接続するヒューズ（３５）と、を備え、
第２セルの故障にともなって、故障した第２セルに対応する第２パッドに接続されたヒューズが溶断する。
開示された半導体装置によれば、半導体素子の駆動時に、第２セルにもヒューズを介して第１セルと共通のゲート駆動電圧を印加することができる。そして、ゲート絶縁膜の破壊により第２セルが故障するのにともなってヒューズが溶断し、故障した第２セルへのゲート駆動電圧の印加を遮断することができる。つまり、第２セルの故障が生じるまでは、第２セルも半導体素子を構成するメインセルとして機能するため、半導体素子の利用効率の低下を抑制することができる。
また、第２セルは、半導体素子の駆動時において第１セルとともに動作することで故障する。つまり、実際に市場で加えられるストレスにより故障する。したがって、第２セルの故障に基づいて第１セルの故障、つまり半導体素子の故障を精度よく予測することが可能となる。
この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。
第１実施形態において、半導体装置を示す平面図である。 図１のII-II線に沿う断面図である。 ゲートパッド周辺を示す図である。 駆動時におけるスイッチの開閉パターンの一例を示す図である。 非駆動時におけるスイッチの開閉パターンの一例を示す図である。 第２セルに故障が生じたときの駆動時におけるスイッチの開閉パターンの一例を示す図である。 故障予測方法を示すフローチャートである。 駆動時処理を示すフローチャートである。 非駆動時処理を示すフローチャートである。 第２実施形態に係る半導体装置において、ゲートパッド周辺を示す図である。 第３実施形態に係る半導体装置において、ゲートパッド周辺を示す図である。 故障予測方法を示すフローチャートである。 故障検出を示す図である。 第１セルの故障時期の予測を示す図である。 第４実施形態に係る半導体装置を示す断面図である。 第５実施形態に係る半導体装置を示す断面図である。
以下、図面に基づいて複数の実施形態を説明する。なお、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。また、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合せることができる。
（第１実施形態）
まず、半導体装置の概略構成について説明する。
＜半導体装置＞
次に、図１および図２に基づき、半導体装置の構造について説明する。図１は、半導体装置を示す平面図である。図１では、ゲート電極とゲート配線との接続を示すために、半導体基板上の保護膜や層間絶縁膜を省略するとともに、ソース電極を一点鎖線で示している。また、半導体基板上に設けたスイッチを簡略化して図示している。図２は、図１のII-II線に沿う断面図である。
以下において、半導体基板の板厚方向をＺ方向とする。Ｚ方向に直交し、トレンチの並設方向をＹ方向とする。Ｚ方向およびＹ方向の両方向に直交する方向をＸ方向とする。特に断わりのない限り、Ｚ方向からの平面視を単に平面視と示す。
図１に示すように、半導体装置１０は、半導体基板１１を備えている。半導体基板１１は、半導体チップと称されることがある。半導体基板１１は、シリコン（Ｓｉ）、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体などを材料とする。ワイドバンドギャップ半導体としては、たとえばシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドがある。
半導体基板１１は、メインセル領域１２と、外周領域１３を有している。外周領域１３は、平面視においてメインセル領域１２を取り囲んでいる。外周領域１３は、メインセル領域１２の外周端、つまり図１に示す破線よりも外側の領域である。図示を省略するが、外周領域１３には、たとえばガードリングなどの耐圧構造部が形成されている。
メインセル領域１２は、素子形成領域、素子領域、メイン領域、アクティブ領域などと称されることがある。メインセル領域１２には、複数のメインセル１４が設けられている。メインセル１４は、単位セル、単位構造部、単位回路、素子などと称されることがある。複数のメインセル１４が互いに並列接続されて、トレンチゲート構造の半導体素子１５が構成されている。半導体装置１０は、半導体素子１５を備えている。
本実施形態の半導体素子１５は、ＳｉＣを材料とする半導体基板１１に形成されたＭＯＳＦＥＴである。トレンチゲート構造の半導体素子１５は、ＭＯＳＦＥＴに限定されない。たとえばＭＯＳＦＥＴに代えて、ＩＧＢＴを採用してもよい。ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略称である。ＩＧＢＴは、Insulated Gate Bipolar Transistorの略称である。
図２に示すように、半導体基板１１は、ドレイン領域２０、ドリフト領域２１、ベース領域２２、ソース領域２３、およびベースコンタクト領域２４を有している。半導体基板１１は、たとえばＳｉＣ基板上に、エピタキシャル成長、不純物のイオン注入などによって、ＳｉＣを材料とする各半導体領域が形成されてなる。半導体領域は、半導体層、拡散層などと称されることがある。半導体基板１１は、主面（板面）として、一面１１ａと、裏面１１ｂを有している。裏面１１ｂは、一面１１ａとはＺ方向において反対の面である。
ドレイン領域２０は、半導体基板１１の一面１１ａをなしている。ドレイン領域２０は、ドリフト領域２１よりも不純物濃度が高いｎ導電型（ｎ＋）の半導体領域である。
ドリフト領域２１は、ドレイン領域２０において一面１１ａをなす面とは反対の面上に形成されている。ドリフト領域２１は、ドレイン領域２０よりも不純物濃度が低いｎ導電型（ｎ）の半導体領域である。ドレイン領域２０およびドリフト領域２１は、平面視において半導体基板１１のほぼ全域に設けられている。
ベース領域２２は、ドリフト領域２１においてドレイン領域２０側の面とは反対の面上に形成されている。ベース領域２２は、ｐ導電型（ｐ）の半導体領域である。ベース領域２２は、主として半導体基板１１のメインセル領域１２に設けられている。ベース領域２２は、半導体基板１１の裏面１１ｂ側の表層に設けられている。ｎ導電型を第１導電型とすると、ｐ導電型は第２導電型である。
ソース領域２３は、ベース領域２２内において裏面１１ｂ側の表層に設けられている。ソース領域２３は、ドリフト領域２１よりも不純物濃度が高いｎ導電型（ｎ＋）の半導体領域である。
ベースコンタクト領域２４は、ベース領域２２内において裏面１１ｂ側の表層に設けられている。ベースコンタクト領域２４は、ソース領域２３に隣接して設けられている。ベースコンタクト領域２４は、ベース領域２２よりも不純物濃度が高いｐ導電型（ｐ＋）の半導体領域である。ソース領域２３およびベースコンタクト領域２４は、メインセル領域１２に設けられている。本実施形態の半導体基板１１は、一例としてベースコンタクト領域２４を有するが、ベースコンタクト領域２４を有さない構成としてもよい。
上記した構成の半導体基板１１には、トレンチ２５が形成されている。トレンチ２５は、裏面１１ｂから、所定の深さを有して形成されている。トレンチ２５は、ソース領域２３およびベース領域２２を貫通している。トレンチ２５の先端は、ドリフト領域２１に達している。ベース領域２２およびソース領域２３は、トレンチ２５の側面に接するように形成されている。半導体基板１１のメインセル領域１２には、複数本のトレンチ２５が形成されている。各トレンチ２５は、Ｘ方向に延設されている。複数本のトレンチ２５は、Ｙ方向において略等間隔で配置され、平面視においてストライプ状をなしている。トレンチ２５は、２列配置とされている。
トレンチ２５は、主としてメインセル領域１２に形成されている。トレンチ２５は、メインセル１４を規定している。メインセル１４のそれぞれはひとつのトレンチ２５を含んでおり、複数のメインセル１４はＹ方向に並設されている。
トレンチ２５の壁面には、ゲート絶縁膜２６が形成されている。そして、トレンチ２５を埋めるように、ゲート絶縁膜２６の表面にゲート電極２７が形成されている。ゲート電極２７は、ソース領域２３およびベース領域２２を貫通し、ドリフト領域２１に達している。半導体基板１１のメインセル領域１２には、複数本のゲート電極２７が形成されている。各ゲート電極２７は、Ｘ方向に延設されている。複数本のゲート電極２７は、Ｙ方向において略等間隔で配置され、平面視においてストライプ状をなしている。ゲート電極２７は、２列配置とされている。
半導体基板１１の裏面１１ｂ上には、ソース電極２８が形成されている。ソース電極２８は、主としてメインセル領域１２上に形成されている。ソース電極２８は、ソース領域２３に電気的に接続されている。ソース電極２８は、ベースコンタクト領域２４を介してベース領域２２に電気的に接続されている。ソース電極２８は、層間絶縁膜２９により、ゲート電極２７に対して電気的に分離されている。半導体基板１１の裏面１１ｂ上には、信号電極であるパッドも形成されている。パッドは、複数のゲートパッド３０を含んでいる。
半導体基板１１の一面１１ａ上には、ドレイン電極３１が形成されている。ドレイン電極３１は、一面１１ａのほぼ全域に形成されている。ドレイン電極３１は、ドレイン領域２０に電気的に接続されている。
このように、半導体基板１１の各メインセル１４には、トレンチ構造のゲート電極２７を有するＭＯＳ構造部が形成されている。そして、複数のメインセル１４が互いに並列接続されてトレンチゲート構造の半導体素子１５、具体的には縦型のｎチャネルＭＯＳＦＥＴが構成されている。
半導体装置１０は、たとえばインバータやコンバータなどの電力変換回路に適用することができる。
＜メインセル＞
次に、図１および図２に基づき、メインセル１４について説明する。
図１および図２に示すように、半導体基板１１のメインセル領域１２には、複数のメインセル１４が設けられている。複数のメインセル１４は、互いに並列に接続されている。複数のメインセル１４は、複数の第１セル１４１と、第１セル１４１よりも数の少ない第２セル１４２を含んでいる。複数のメインセル１４の大部分は第１セル１４１であり、残りの部分は第２セル１４２である。
第１セル１４１は、半導体素子１５として機能する主たる部分である。第１セル１４１は、メインセル領域１２の大部分を占めている。第１セル１４１は、互いに共通の構造を有している。第１セル１４１は、通常構造部、通常素子部、標準セルなどと称されることがある。
第２セル１４２は、第１セル１４１の故障を予測するために設けられたメインセル１４である。第２セル１４２は、第１セル１４１の故障を予測するために第１セル１４１に較べて通電によりゲート絶縁膜２６が壊れやすい構造を有している。第２セル１４２は、検知構造部、検知素子部、故障検知部、検知セルなどと称されることがある。第２セル１４２は、故障するまで、第１セル１４１とともに半導体素子１５として機能する。メインセル１４は、少なくとも１種類の第２セル１４２を含んでいる。
本実施形態のメインセル１４は、ゲート絶縁膜２６の壊れやすさが互いに異なる複数の第２セル１４２を含んでいる。第２セル１４２は、ゲート絶縁膜２６の厚みが互いに異なる３種類の第２セル１４２ａ、１４２ｂ、１４２ｃを含んでいる。第２セル１４２ａ、１４２ｂ、１４２ｃにおいて、ゲート電極２７の大きさは互いにほぼ同じであり、トレンチ２５の大きさが互いに異なることでゲート絶縁膜２６の厚みが互いに異なっている。
ゲート絶縁膜２６の厚みが薄いほど、ゲート絶縁膜２６に印加される電界が高くなり、絶縁破壊が起きやすくなる。図２に示すように、第２セル１４２ａ、１４２ｂ、１４２ｃのゲート絶縁膜２６は、いずれも第１セル１４１のゲート絶縁膜２６より薄い。第２セル１４２ａのゲート絶縁膜２６がもっとも薄く、次いで第２セル１４２ｂのゲート絶縁膜が薄い。ゲート絶縁膜２６の厚みは、第２セル１４２ａ＜第２セル１４２ｂ＜第２セル１４２ｃ＜第１セル１４１の関係を満たしている。
また、図１に示すように、第２セル１４２は、複数のメインセル１４の並設方向、つまりＹ方向においてメインセル領域１２の端部に設けられている。本実施形態では、ゲートパッド３０に対して遠い側のメインセル領域１２の端部から３本分のゲート電極２７に対応するメインセル１４が、第２セル１４２となっている。第２セル１４２ａは、Ｙ方向においてゲートパッド３０からもっとも離れた位置に設けられている。第２セル１４２ｂは、第２セル１４２ａ、１４２ｃの間に設けられている。第２セル１４２ｃよりもゲートパッド３０に近いメインセル１４は、すべて第１セル１４１である。
＜ゲートパッドおよびその接続構造＞
次に、図１および図３に基づき、ゲートパッド３０、および、ゲートパッド３０とゲート電極２７との接続構造について説明する。図３は、ゲートパッド周辺を示す図である。
ゲートパッド３０は、後述するゲート配線を介してゲート電極２７に接続されたパッドである。複数のゲートパッド３０は、第１パッド３０１と、第２パッド３０２を含んでいる。第１パッド３０１は、メインセル１４のうち、第１セル１４１のゲート電極２７に電気的に接続されている。第２パッド３０２は、メインセル１４のうち、第２セル１４２のゲート電極２７に電気的に接続されている。
本実施形態の第２パッド３０２は、第２パッド３０２ａ、３０２ｂ、３０２ｃを含んでいる。第２パッド３０２ａは、第２セル１４２ａのゲート電極２７に電気的に接続されている。第２パッド３０２ｂは、第２セル１４２ｂのゲート電極２７に電気的に接続されている。第２パッド３０２ｃは、第２セル１４２ｃのゲート電極２７に電気的に接続されている。
半導体装置１０は、共通パッド３２と、複数のゲート配線３３と、複数のスイッチ３４をさらに備えている。共通パッド３２は、複数のゲートパッド３０が共通して接続されるパッドである。共通パッド３２には、図示しない駆動回路（ドライバ）からゲート駆動電圧が印加される。
本実施形態の半導体装置１０は、第１パッド３０１をひとつ、第２パッド３０２ａを２つ、第２パッド３０２ｂを２つ、第２パッド３０２ｃを２つ、共通パッド３２をひとつ備えている。第１パッド３０１および第２パッド３０２は、Ｘ方向に並んでいる。具体的には、一端側から、第２パッド３０２ａ、第２パッド３０２ｂ、第２パッド３０２ｃ、第１パッド３０１、第２パッド３０２ｃ、第２パッド３０２ｂ、第２パッド３０２ａの順に並んでいる。第１パッド３０１および第２パッド３０２と、共通パッド３２とは、Ｙ方向に並んでいる。Ｙ方向において、共通パッド３２が半導体基板１１の端部側に配置され、第１パッド３０１および第２パッド３０２がメインセル領域１２側に配置されている。
ゲート配線３３は、ゲート電極２７とゲートパッド３０とを電気的に接続している。複数のゲート配線３３は、第１配線３３１と、第２配線３３２を含んでいる。第１配線３３１は、第１セル１４１のゲート電極２７と第１パッド３０１とを電気的に接続している。第２配線３３２は、第２セル１４２のゲート電極２７と第２パッド３０２とを電気的に接続している。
本実施形態の第２配線３３２は、第２配線３３２ａ、３３２ｂ、３３２ｃを含んでいる。第２配線３３２ａは、第２セル１４２ａのゲート電極２７と第２パッド３０２ａとを電気的に接続している。第２配線３３２ｂは、第２セル１４２ｂのゲート電極２７と第２パッド３０２ｂとを電気的に接続している。第２配線３３２ｃは、第２セル１４２ｃのゲート電極２７と第２パッド３０２ｃとを電気的に接続している。上記したように、ゲート電極２７は２列配置であるため、第１配線３３１、第２配線３３２ａ、３３２ｂ、３３２ｃはそれぞれ２本ずつ設けられている。
スイッチ３４は、ゲートパッド３０へのゲート駆動電圧の印加（入力）を許可または遮断する。スイッチ３４は、ゲートパッド３０に対して個別に設けられている。本実施形態では、スイッチ３４が、共通パッド３２とゲートパッド３０との通電経路に設けられている。スイッチ３４の主端子のひとつ、たとえばドレイン端子は共通パッド３２に接続され、主端子の他のひとつ、たとえばソース端子はゲートパッド３０に接続されている。
スイッチ３４は、半導体基板１１の裏面１１ｂ上に形成されている。スイッチ３４は、たとえば横型のＭＯＳＦＥＴである。スイッチ３４は、半導体薄膜、ゲート電極、ゲート絶縁膜などが多層に配置されてなる。半導体薄膜には、不純物のドープにより、ベース領域、ドレイン領域、ソース領域が形成されている。
複数のスイッチ３４は、第１スイッチ３４１と、第２スイッチ３４２を含んでいる。第１スイッチ３４１は、共通パッド３２と第１パッド３０１との通電経路に設けられている。第１スイッチ３４１のオンにより共通パッド３２と第１パッド３０１とが電気的に接続（導通）され、第１スイッチ３４１のオフにより共通パッド３２と第１パッド３０１との電気的な接続が遮断される。
第２スイッチ３４２は、共通パッド３２と第２パッド３０２との通電経路に設けられている。第２スイッチ３４２は、第２パッド３０２に対して個別に設けられている。本実施形態の第２スイッチ３４２は、第２スイッチ３４２ａ、３４２ｂ、３４２ｃを含んでいる。第２スイッチ３４２ａは、共通パッド３２と第２パッド３０２ａとの通電経路に設けられている。第２スイッチ３４２ａのオンにより共通パッド３２と第２パッド３０２ａとが電気的に接続され、第２スイッチ３４２ａのオフにより共通パッド３２と第２パッド３０２ａとの電気的な接続が遮断される。
同様に、第２スイッチ３４２ｂは、共通パッド３２と第２パッド３０２ｂとの通電経路に設けられている。第２スイッチ３４２ｂのオンにより共通パッド３２と第２パッド３０２ｂとが電気的に接続され、第２スイッチ３４２ｂのオフにより共通パッド３２と第２パッド３０２ｂとの電気的な接続が遮断される。
＜スイッチの開閉パターン＞
次に、図３～図６に基づき、スイッチ３４の開閉パターンについて説明する。図４は、半導体素子１５の駆動時であって第２セル１４２に故障が生じていないときのスイッチ３４の開閉パターンを示している。図５は、半導体素子１５の非駆動時に、第２セル１４２を動作（検知動作）させるときのスイッチ３４の開閉パターンを示している。図６は、半導体素子１５の駆動時であって第２セル１４２の一部に故障が生じているときのスイッチ３４の開閉パターンを示している。図４～図６では、スイッチ３４を簡素化して図示している。
図３に示すように、半導体素子１５を駆動、つまりオン駆動、オフ駆動させるためのゲート駆動電圧は、ゲート駆動電源８０から供給される。ゲート駆動電源８０は、半導体素子のゲート電極２７にゲート駆動電圧を印加するための電源である。ゲート駆動電源８０は、図示しない制御回路からの制御指令に基づいてゲート駆動電圧を生成し、半導体装置１０の共通パッド３２に出力する。
一方、各スイッチ３４をオンオフさせるためのゲート駆動電圧は、スイッチ用電源８１から供給される。スイッチ用電源８１は、スイッチ３４に対して個別に設けられる。スイッチ用電源８１は、対応するスイッチ３４のゲート電極に電気的に接続される。
ゲート駆動電源８０と共通パッド３２との間には、電流センサ８２が設けられる。電流センサ８２は、電気特性としてゲート電流Ｉｇｓを検出する。電流センサ８２の検出値に基づいて、第２セル１４２の故障を検出することができる。ゲート駆動電源８０、スイッチ用電源８１、および電流センサ８２の少なくともひとつは、たとえば半導体素子１５の駆動回路に形成される。
半導体素子１５は、駆動することで図示しない負荷（たとえば、モータ）に電力を供給する。半導体素子１５の駆動時は、負荷に電力を供給する期間である。駆動時は、通常動作時、通常使用時などと称されることがある。半導体素子１５の駆動時であって、第２セル１４２に故障が生じていない場合、図４に示すように、第１スイッチ３４１をオンするとともに、すべての第２スイッチ３４２をオンする。これにより、ゲート駆動電源８０から、共通パッド３２、第１スイッチ３４１、および第１パッド３０１を介して、第１セル１４１のゲート電極２７にゲート駆動電圧が印加される。また、ゲート駆動電源８０から、共通パッド３２、第２スイッチ３４２、および第２パッド３０２を介して、第２セル１４２それぞれのゲート電極２７にゲート駆動電圧が印加される。よって、すべてのメインセル１４が半導体素子１５として機能する。
本実施形態では、負荷に電力を供給しない期間、つまり半導体素子１５の非駆動時において、第２セル１４２を検知動作させる。図５に示すように、検知動作させる第２セル１４２に対応する第２スイッチ３４２のみをオンし、他のスイッチ３４をオフする。本実施形態では、複数種類の第２セル１４２ａ、１４２ｂ、１４２ｃを順に検知動作させる。図５は、一例として、第２セル１４２ａを検知動作させるときにスイッチ３４の開閉パターンを示している。
図５に示すように、第２スイッチ３４２ａのみをオン、他の第２スイッチ３４２ｂ、３４２ｃおよび第１スイッチ３４１をオフする。これにより、ゲート駆動電源８０から、共通パッド３２、第２スイッチ３４２ａ、および第２パッド３０２ａを介して、第２セル１４２ａのゲート電極２７にゲート駆動電圧が印加される。よって、メインセル１４のうち、第２セル１４２ａのみが動作する。電流センサ８２は、メインセル１４のうち、第２セル１４２ａのゲート電極２７に流れる電流を検出する。電流センサ８２により検出されるゲート電流と絶縁破壊を判定するための閾値との比較により、第２セル１４２ａの故障を検出することができる。具体的には、ゲート電流が閾値を超えると、第２セル１４２ａに故障が生じていると判定する。
閾値は、ゲート絶縁膜２６に絶縁破壊が起き、ゲート・ソース間に短絡（ショート）が生じた状態を検出するように設定してもよいし、絶縁破壊の兆し（予兆）がある状態から検出するように設定してもよい。
同様に、第２スイッチ３４２ｂのみをオン、他の第２スイッチ３４２ａ、３４２ｃおよび第１スイッチ３４１をオフすると、第２セル１４２ｂのゲート電極２７のみにゲート駆動電圧が印加される。これにより、第２セル１４２ｂの故障を検出することができる。また、第２スイッチ３４２ｃのみをオン、他の第２スイッチ３４２ａ、３４２ｂおよび第１スイッチ３４１をオフすると、第２セル１４２ｃのゲート電極２７のみにゲート駆動電圧が印加される。これにより、第２セル１４２ｃの故障を検出することができる。
第２セル１４２の故障を検出した後は、半導体素子１５の駆動時において故障した第２セル１４２にゲート駆動電圧を印加しないように、駆動におけるスイッチ３４の開閉パターンを切り替える。たとえば第２セル１４２ａの故障を検出した場合、図６に示すように、故障した第２セル１４２ａに対応する第２スイッチ３４２ａをオフし、残りの第２スイッチ３４２ｂ、３４２ｃおよび第１スイッチ３４１をオンする。これにより、故障した第２セル１４２ａを除くメインセル１４、つまり第１セル１４１および第２セル１４２ｂ、１４２ｃが半導体素子１５として機能する。
＜故障予測方法＞
次に、図７～図９に基づき、半導体装置１０の故障予測方法について説明する。図７は、故障予測方法の一例を示すフローチャートである。図８は、駆動時処理を示すフローチャートである。図９は、非駆動時処理を示すフローチャートである。以下に示す故障予測方法は、半導体素子１５の駆動と非駆動との切り替わりのタイミングで実行してもよいし、所定の周期で繰り返し実行してもよい。
図７に示すように、まず駆動時か否かを判定する（ステップＳ１００）。駆動時の場合、駆動時処理、つまり通常使用時処理を実行し（ステップＳ２００）、一例の処理を終了する。非駆動時の場合、非駆動時処理、つまり検知時処理を実行し（ステップＳ３００）、一連の処理を終了する。
図８に示すように、駆動時処理では、まず故障した第２セル１４２があるか否かを判定する（ステップＳ２０１）。故障した第２セル１４２とは、非駆動時処理にて故障が検出された第２セル１４２である。故障した第２セル１４２に関する情報は、後述する非駆動時処理においてメモリに記憶されている。
故障した第２セル１４２がある場合、故障していないメインセル１４、つまり正常セルに対応するスイッチ３４をオンして半導体素子１５を駆動する（ステップＳ２０２）。図６に例示したように、故障した第２セル１４２に対応する第２スイッチ３４２についてはオフする。これにより、故障した第２セル１４２のゲート電極２７は、第１セル１４１を含む他のメインセル１４のゲート電極２７とは電気的に分離され、ゲート駆動電圧が印加されない。故障した第２セル１４２を除くメインセル１４が、半導体素子１５として機能する。
一方、故障した第２セル１４２がない場合、すべてのスイッチ３４をオンして半導体素子１５を駆動する（ステップＳ２０３）。図４に示したように、第１スイッチ３４１をオンするとともに第２スイッチ３４２のすべてをオンする。これにより、すべてのメインセル１４が半導体素子１５として機能する。ステップＳ２０２またはステップＳ２０３の処理が終了すると、駆動時処理を終了する。
図９に示すように、非駆動時処理では、まず第１スイッチ３４１をオフする（ステップＳ３０１）。これにより、第１セル１４１のゲート電極２７にゲート駆動電圧が印加されない状態となる。
次いで、故障が生じてない第２セル１４２、つまり正常な第２セル１４２が存在するか否かを判定する（ステップＳ３０２）。
正常な第２セル１４２が存在する場合、第２スイッチ３４２を選択的にオンして、オンした第２スイッチ３４２に対応する正常な第２セル１４２のみを動作、つまり検知動作させる（ステップＳ３０３）。具体的には、検知動作が今回のフローで未実施であり、かつ、正常な第２セル１４２のうち、ゲート絶縁膜２６がもっとも壊れやすい第２セル１４２が動作（検知動作）するように、対応する第２スイッチ３４２をオンする。
たとえば、すべての第２セル１４２について検知動作が未実施であり、かつ、いずれも故障していない場合、図５に例示したように、ゲート絶縁膜２６がもっとも壊れやすい第２セル１４２ａが検知動作するように、第２スイッチ３４２ａのみをオンする。第２スイッチ３４２ａのオンにより、第２セル１４２ａのゲート電極２７のみにゲート駆動電圧が印加され、第２セル１４２ａのみが故障を検知するために動作する。なお、正常な第２セル１４２がひとつ（１種類）のみの場合、正常な第２セル１４２に対応する第２スイッチ３４２をオンする。
次いで、検知動作時にゲート電流（電流）を測定し、測定した電流値が絶縁破壊を判定するための閾値を超えたか否かを判定する（ステップＳ３０４）。たとえば第２セル１４２ａを検知動作させているとき、電流センサ８２によって測定される電流値は、第２セル１４２ａのゲート電極２７に流れる電流の値である。
電流が閾値を超えた場合、故障が生じていると判定し、検知動作した第２セル１４２の故障を記憶する（ステップＳ３０５）。次いで、ステップＳ３０３で選択した第２セル１４２について検知動作済みであることを記憶する（ステップＳ３０６）。ステップＳ３０４において電流が閾値を超えない場合には、ステップＳ３０５の処理を実行せずに、ステップＳ３０６の処理を実行する。
ステップＳ３０６の実行後、正常の第２セル１４２のすべてが検知動作を実行したか否か、つまりすべての検知が完了したか否かを判定する（ステップＳ３０７）。検知動作が未実施の正常な第２セル１４２が残っている場合、ステップＳ３０３に戻って以降の処理を再び実行する。
検知が完了した場合、次いで、故障を検出した第２セル１４２が所定数に達したか否かを判定する（ステップＳ３０８）。故障が所定数に到達した場合、第１セル１４１が故障するリスクが高いと予測する。つまり、第１セル１４１の故障を予測する。本実施形態の場合、３つの第２セル１４２ａ、１４２ｂ、１４２ｃがすべて故障すると、第１セル１４１が故障するリスクが高いと予測する。
そして、報知用のフラグをオンし（ステップＳ３０９）、非駆動時処理を終了する。フラグをオンすることで、外部報知が実行される。たとえば、表示や音声などにより、異常が報知される。報知は、たとえば半導体装置１０の取り換え（交換）を、車両のユーザに促す。
ステップＳ３０８で故障が所定数に達していない場合、ステップＳ３０９の処理を実行せずに、非駆動時処理を終了する。また、ステップＳ３０２で正常な第２セル１４２が存在しない場合には、ステップＳ３０３以降の処理を実行せずに、非駆動時処理を終了する。
非駆動時処理において、ステップＳ３０１の処理とステップＳ３０２の処理の順序を逆にしてもよい。つまり、ステップＳ３０２の処理を実行した後に、ステップＳ３０１の処理を実行してもよい。
ステップＳ３０４の処理において、ゲート電流の値と閾値を比較して第２セル１４２の故障、つまりゲート絶縁膜２６の破壊を判断する例を示したがこれに限定されない。たとえばニューラルネットワークなどの非線形手法を用いて判断してもよい。
上記した故障予測方法は、コンピュータ実行可能命令で実装されてもよい。一実施形態では、非一時的コンピュータ可読媒体は、プロセッサ、コンピュータなどの機械によって実行されると、機械および／または関連するコンポーネントに方法を実行させる、コンピュータ実行可能命令を記憶した状態で構成される。プロセッサと、プロセッサに実行させる命令を含むプログラムを記憶するメモリと、を備える故障予測装置として構成されてもよい。
＜第１実施形態のまとめ＞
上記したように、本実施形態に係る半導体装置１０の故障予測方法によれば、半導体素子１５の駆動時に第２セル１４２にも第１セル１４１と共通のゲート駆動電圧を印加する。また、第２セル１４２の故障を検出すると、故障した第２セル１４２のゲート電極２７を第１セル１４１のゲート電極２７に対して電気的に分離する。第２セル１４２の故障が生じるまでは、第２セル１４２も半導体素子１５を構成するメインセル１４として機能するため、チップ面積の利用効率の低下、つまり半導体素子１５の利用効率の低下を抑制することができる。
また、電気特性を測定して駆動時の通電による第２セル１４２の故障を検出する。上記したように、半導体素子１５の駆動時において、第２セル１４２は、第１セル１４１と同様に駆動する。よって、第２セル１４２は、実際に市場で加えられるストレスにより故障する。したがって、第２セル１４２の故障に基づいて第１セル１４１の故障、つまり半導体素子１５の故障を精度よく予測することができる。
以上より、本実施形態に係る半導体装置１０の故障予測方法によれば、半導体素子１５の利用効率の低下を抑制しつつ、故障を精度よく予測することができる。
ところで、ゲート絶縁膜は、半導体素子の動作中の電界集中によって絶縁破壊が起き、ゲートとソース間が短絡（ショート）することで、故障と判断される。短絡が生じると、スイッチングデバイスとしての機能が失われる。このような故障は、半導体素子において、応力が集中しやすい端の部分で生じやすい。半導体素子は、複数のメインセル（単位構造部）が並列接続されて構成されているが、短絡による電流集中で温度が上昇し、広範囲にわたってメインセルが破壊されてしまうと、半導体素子として使えなくなってしまう。
これに対し、本実施形態では、第２セル１４２の故障を検出すると、故障した第２セル１４２のゲート電極２７を第１セル１４１に対して電気的に分離して、ゲート駆動電圧が印加されないようにする。これにより、第２セル１４２の故障による温度上昇で、他のメインセル１４が故障するのを抑制することができる。つまり、半導体素子１５としての機能を維持しつつ、第１セル１４１の故障を精度よく予測することができる。
本実施形態では、メインセル１４が、ゲート絶縁膜２６の壊れやすさが互いに異なる複数の第２セル１４２（１４２ａ、１４２ｂ、１４２ｃ）を含んでいる。そして、複数の第２セル１４２の故障に基づいて、第１セル１４１の故障を予測する。複数の第２セル１４２は、理想的にはゲート絶縁膜２６の壊れやすい順、たとえばゲート絶縁膜２６の薄い順に、時系列で壊れる。よって、複数の第２セル１４２の故障に基づいて半導体素子全体の故障の進行度合いを推定することができる。したがって、故障の予測精度をより高めることができる。
本実施形態では、第２セル１４２の故障の数が所定数に到達すると、第１セル１４１の故障を予測する。上記したように複数の第２セル１４２は時系列で壊れるため、第２セル１４２の故障数によって、故障の進行度合いを推定することができる。つまり、第１セル１４１の故障を予測することができる。
本実施形態では、第１セル１４１の故障を予測すると報知を行う。これにより、半導体装置１０の交換を車両のユーザに促すことができる。
本実施形態では、半導体素子１５の駆動時に、第１セル１４１のゲート電極２７に接続された第１スイッチ３４１をオンするとともに、第２セル１４２のゲート電極２７に接続された第２スイッチ３４２をオンする。これにより、第１セル１４１および第２セル１４２に共通のゲート駆動電圧を印加する。また、半導体素子１５の非駆動時に、第１スイッチ３４１をオフするとともに、第２スイッチ３４２をオンした第２セル１４２のみにゲート駆動電圧を印加して電気特性を測定し、駆動時の通電による第２セル１４２の故障を検出する。そして、故障した第２セル１４２に対応する第２スイッチ３４２をオフすることで、故障した第２セル１４２を第１セル１４１に対して電気的に分離する。
このように、スイッチ３４（３４１、３４２）を選択的にオンオフさせることで、駆動時に第２セル１４２も動作させ、非駆動時に第２セル１４２のみを動作させて故障を検出し、故障した第２セル１４２にゲート駆動電圧が印加されないようにすることができる。非駆動時に、第１セル１４１を動作させず、第２スイッチ３４２をオンした第２セル１４２のみを動作させるため、電気特性の測定により第２セル１４２の故障を精度よく検出することができる。
本実施形態に係る半導体装置１０は、上記した故障予測方法を実行可能に構成されている。具体的には、メインセル１４が、複数の第１セル１４１と、第１セル１４１よりも数の少ない第２セル１４２を含んでいる。また、ゲートパッド３０が、第１セル１４１のゲート電極２７に接続された第１パッド３０１と、第１パッド３０１とは別に設けられ、第２セル１４２のゲート電極２７に接続された第２パッド３０２を含んでいる。さらに半導体装置１０は、ゲートパッド３０に個別に接続された複数のスイッチ３４を備えている。スイッチ３４は、第１パッドに接続された第１スイッチ３４１と、第２パッド３０２に接続された第２スイッチ３４２を含んでいる。
そして、半導体素子１５の駆動時において、第２セル１４２に故障が生じていない場合には、すべてのスイッチ３４がオンされ、故障している場合には、故障した第２セル１４２に対応する第２スイッチ３４２のみオフ、残りのスイッチ３４がオンされる。また、半導体素子１５の非駆動時において、第１スイッチ３４１がオフ、第２スイッチ３４２がオンされる。
本実施形態では、ゲート絶縁膜２６の壊れやすさが互いに異なる複数の第２セル１４２を備える例を示したが、これに限定されない。１種類の第２セル１４２のみを備えてもよいし、２種類の第２セル１４２を備えてもよい。４種類以上の第２セル１４２を備えてもよい。
また、半導体装置１０が共通パッド３２を備える例を示したが、これに限定されない。共通パッド３２を排除した構成としてもよい。この場合、ボンディングワイヤなどの配線部材を介して、スイッチ３４が駆動回路に個別に接続される。
（第２実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、半導体装置１０が、スイッチ３４を備えていた。これに代えて、スイッチ３４を排除した構成としてもよい。
図１０は、本実施形態に係る半導体装置１０において、ゲートパッド３０の周辺を示している。図１０では、半導体装置１０と駆動回路８３との接続構造を示している。
駆動回路８３は、回路基板に構成されている。駆動回路８３は、ゲート駆動回路、ドライバ、ゲートドライバなどと称されることがある。駆動回路８３は、上記したゲート駆動電源８０、スイッチ用電源８１、および電流センサ８２を備えている。駆動回路８３は、スイッチ８４をさらに備えている。スイッチ８４は、ゲートパッド３０に対して個別に設けられている。スイッチ８４は、上記したスイッチ３４に対応している。
スイッチ８４は、第１スイッチ８４１と、複数の第２スイッチ８４２を含んでいる。また、複数の第２スイッチ８４２は、第２スイッチ８４２ａ、８４２ｂ、８４２ｃを含んでいる。第１スイッチ８４１は第１スイッチ３４１に相当し、第２スイッチ８４２は第２スイッチ３４２に相当する。また、第２スイッチ８４２ａ、８４２ｂ、８４２ｃは、第２スイッチ３４２ａ、３４２ｂ、３４２ｃに相当する。
スイッチ８４は、ゲート駆動電源８０とゲートパッド３０の間に設けられている。複数のスイッチ８４は、互いに並列に接続されている。複数のスイッチ８４の主端子のひとつ、たとえばドレイン端子は、ゲート駆動電源８０に接続されている。主端子の他のひとつ、たとえばソース端子は、ボンディングワイヤなどの配線部材８５を介して対応するゲートパッド３０に接続されている。スイッチ８４のゲートには、スイッチ用電源８１が個別に接続されている。
＜第２実施形態のまとめ＞
上記した構成によれば、先行実施形態に示した故障予測方法を実行することができる。具体的には、半導体素子１５の駆動時に、第１スイッチ８４１をオンするとともに第２スイッチ８４２をオンすることで、第１セル１４１および第２セル１４２に共通のゲート駆動電圧を印加する。また、半導体素子１５の非駆動時に、第１スイッチ８４１をオフするとともに、第２スイッチ８４２をオンした第２セル１４２のみにゲート駆動電圧を印加して電気特性を測定し、駆動時の通電による第２セル１４２の故障を検出する。そして、故障した第２セル１４２に対応する第２スイッチ８４２をオフすることで、故障した第２セル１４２を第１セル１４１に対して電気的に分離する。
このように、スイッチ８４（８４１、８４２）を選択的にオンオフさせることで、駆動時に第２セル１４２も動作させ、非駆動時に第２セル１４２のみを動作させて故障を検出し、故障した第２セル１４２にゲート駆動電圧が印加されないようにすることができる。
（第３実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、スイッチ３４、８４のオフにより、故障した第２セル１４２に対してゲート駆動電圧を印加しないようにした。これに代えて、ヒューズの溶断により、故障した第２セル１４２に対してゲート駆動電圧を印加しないようにしてもよい。
＜半導体装置＞
図１１は、本実施形態に係る半導体装置１０において、ゲートパッド３０の周辺を示す図である。図１１は、図３に対応している。
図１１に示すように、半導体装置１０は、共通パッド３２と、スイッチ３４を備えていない。図示を省略するが、本実施形態のメインセル１４も、先行実施形態同様、第１セル１４１と、複数の第２セル１４２（１４２ａ、１４２ｂ、１４２ｃ）を有している。また、ゲートパッド３０が、第１パッド３０１と、複数の第２パッド３０２（３０２ａ、３０２ｂ、３０２ｃ）を有している。
半導体装置１０は、ヒューズ３５を備えている。ヒューズ３５は、電流ヒューズと称されることがある。ヒューズ３５は、第２パッド３０２と第１パッド３０１とを個別に接続している。本実施形態の半導体装置１０は、複数のヒューズ３５（３５ａ、３５ｂ、３５ｃ）を備えている。ヒューズ３５ａは、第２パッド３０２ａと第１パッド３０１とを接続している。ヒューズ３５ｂは、第２パッド３０２ｂと第１パッド３０１とを接続している。ヒューズ３５ｃは、第２パッド３０２ｃと第１パッド３０１とを接続している。
ヒューズ３５は、定格電流値を超える電流が流れると、局所的に発熱、溶断して回路を遮断する。ヒューズ３５は、対応する第２セル１４２においてゲート絶縁膜２６が絶縁破壊され、ゲート・ソース間が短絡することで定格電流値を超える電流が流れると、溶断する。
図１１に示すように、ゲート駆動電源８０は、第１パッド３０１に接続される。ゲート電流Ｉｇｓを検出するための電流センサ８２は、第１パッド３０１とゲート駆動電源８０との通電経路に設けられる。スイッチ３４を設けないため、スイッチ用電源８１は不要となる。
＜故障予測方法＞
次に、図１２～図１４に基づき、故障予測方法について説明する。図１２は、故障予測方法の一例を示すフローチャートである。図１３は、故障検出を示す図である。図１４は、第１セルの故障時期の予測を示す図である。
本実施形態では、半導体素子１５の駆動時において、第２セル１４２の故障も検出する。図１２に示すように、半導体素子１５の駆動指示によりスタートし、まず半導体素子１５を駆動させるためにゲート駆動電圧を印加する（ステップＳ４００）。具体的には、ゲート駆動電源８０から第１パッド３０１にゲート駆動電圧を印加する。つまり、第１セル１４１のゲート電極２７に、ゲート駆動電圧を印加する。また、対応するヒューズ３５が溶断していない第２セル１４２、つまり故障していない第２セル１４２のゲート電極２７に、ゲート駆動電圧を印加する。第１セル１４１および故障していない第２セル１４２が動作し、半導体素子１５として機能する。
次いで、電流センサ８２によりゲート電流Ｉｇｓのモニタを開始し（ステップＳ４０１）、ゲート電流に基づいて、第２セル１４２に故障が生じたか否かを判定する（ステップＳ４０２）。そして、故障が生じた場合には、故障するまでの時間を記憶し（ステップＳ４０３）、故障が生じない場合にはステップＳ４０２を繰り返し実行する。
図１３に示すように、ゲート電流は、第２セル１４２のゲート絶縁膜が劣化するにつれて増加する。そして、ゲート絶縁膜２６の破壊によりゲート・ソース間が短絡すると、ヒューズ３５に定格電流値を超える電流が流れて溶断し、ゲート電流が急激に小さくなる。本実施形態では、一例として、ゲート電流値が大から小へ急激に変化するまでの時間、つまりヒューズ３５が溶断するまでの時間を、第２セル１４２が故障するまでの動作時間として記憶する。動作時間とは、第２セル１４２が故障するまでのゲート駆動電圧の累積印加時間である。なお、ゲート電流が所定の閾値を超えることで第２セル１４２を故障と判定してもよい。この場合、閾値を超えるまでの時間を動作時間としてもよい。
第２セル１４２が故障すると、ヒューズ３５の溶断により、故障した第２セル１４２のゲート電極２７は、他のメインセル１４のゲート電極２７と電気的に分離される。つまり、故障した第２セル１４２のゲート電極２７には、ゲート駆動電圧が印加できなくなる。
次いで、すべての第２セル１４２が故障したか否かを判定する（ステップＳ４０４）。故障していない第２セル１４２が残っている場合には、ステップＳ４０２以降の処理を再び実行する。本実施形態の場合、３種類の第２セル１４２ａ、１４２ｂ、１４２ｃすべてが故障するまでステップＳ４０２以降の処理を繰り返し実行する。第２セル１４２がひとつの場合には、必然的にステップＳ４０５に移行する。
上記したように、第２セル１４２ａ、１４２ｂ、１４２ｃはゲート絶縁膜の壊れやすさが互いに異なる。本実施形態でも、先行実施形態同様、ゲート絶縁膜２６の厚みが互いに異なっている。このため、図１３に示すように、ゲート絶縁膜２６がもっとも薄い第２セル１４２ａの動作時間はｔ１である。また、ゲート絶縁膜２６が二番目に薄い第２セル１４２ｂの動作時間はｔ２（＞ｔ１）である。第２セル１４２の中でゲート絶縁膜２６がもっとも厚い第２セル１４２ｃの動作時間はｔ３（＞ｔ２）である。このように、故障するまでの動作時間に差が生じる。時間ｔ１、ｔ２、ｔ３が、第２セル１４２の故障時期に相当する。
次いで、すべての第２セル１４２の故障時期に基づいて、第１セル１４１の故障時期を予測し（ステップＳ４０５）、一連の処理を終了する。
たとえば、第１セル１４１および第２セル１４２それぞれのゲート絶縁膜２６の耐圧限界となる電界Ｅは、構造が決まっていればデバイスシミュレーションにて予め算出が可能である。そこで、第２セル１４２ａ、１４２ｂ、１４２ｃの破壊電界をＥ１、Ｅ２、Ｅ３、第１セル１４１の破壊電界をＥｘとして準備しておき、得られた時間ｔ１、ｔ２、ｔ３を用いて図９に示すように２次元プロットする。これにより、第１セル１４１の絶縁破壊が起きる時間ｔｘを予測することができる。時間ｔｘが、第１セル１４１の故障時期に相当する。
＜第３実施形態のまとめ＞
本実施形態に係る半導体装置１０の故障予測方法によれば、先行実施形態同様、半導体素子１５の駆動時に、第２セル１４２にもヒューズ３５を介して第１セル１４１と共通のゲート駆動電圧を印加する。また、電気特性を測定して、第２セル１４２の故障を検出する。ヒューズ３５の溶断により、故障した第２セル１４２のゲート電極２７を第１セル１４１のゲート電極２７に対して電気的に分離する。第２セル１４２の故障が生じるまでは、第２セル１４２も半導体素子１５を構成するメインセル１４として機能するため、チップ面積の利用効率の低下、つまり半導体素子１５の利用効率の低下を抑制することができる。
また、電気特性を測定して駆動時の通電による第２セル１４２の故障を検出する。上記したように、半導体素子１５の駆動時において、第２セル１４２は、第１セル１４１と同様に駆動する。よって、第２セル１４２は、実際に市場で加えられるストレスにより故障する。したがって、第２セル１４２の故障に基づいて第１セル１４１の故障、つまり半導体素子１５の故障を精度よく予測することができる。
本実施形態では、第２セル１４２が故障にともなってヒューズ３５が溶断し、故障した第２セル１４２のゲート電極２７を第１セル１４１に対して電気的に分離して、ゲート駆動電圧が印加されないようにする。これにより、第２セル１４２の故障による温度上昇で、他のメインセル１４が故障するのを抑制することができる。つまり、半導体素子１５としての機能を維持しつつ、第１セル１４１の故障を精度よく予測することができる。
本実施形態の半導体装置１０によれば、半導体素子１５の駆動時に、第２セル１４２にもヒューズ３５を介して第１セル１４１と共通のゲート駆動電圧を印加することができる。そして、ゲート絶縁膜２６の破壊により第２セル１４２が故障するのにともなってヒューズ３５が溶断し、故障した第２セル１４２へのゲート駆動電圧の印加を遮断することができる。つまり、第２セル１４２の故障が生じるまでは、第２セル１４２も半導体素子１５を構成するメインセル１４として機能するため、半導体素子１５の利用効率の低下を抑制することができる。
また、第２セル１４２は、半導体素子１５の駆動時において第１セル１４１とともに動作することで故障する。つまり、実際に市場で加えられるストレスにより故障する。したがって、第２セル１４２の故障に基づいて第１セル１４１の故障、つまり半導体素子１５の故障を精度よく予測することが可能となる。
本実施形態では、第２セル１４２の故障時期に基づいて第１セル１４１の故障時期を予測する。上記したように複数の第２セル１４２は時系列で壊れるため、第２セル１４２の故障時期から、第１セル１４１の故障時期を予測することができる。特に本実施形態では、複数の第２セル１４２の故障時期を用いるため、第１セル１４１の故障時期を予測することができる。
＜変形例＞
本実施形態では、複数の第２セル１４２（１４２ａ、１４２ｂ、１４２ｃ）の故障時期に基づいて、第１セル１４１の故障時期を予測する例を示したが、これに限定されない。１種類の第２セル１４２の故障時期に基づいて第１セル１４１の故障時期を予測してもよい。
第１セル１４１の故障時期の予測（推定）については、上記した手法に限定されない。たとえば、ゲート絶縁膜２６の厚みが互いに異なる場合、ゲート絶縁膜２６の厚みの比と、上記した動作時間に基づいて、第１セル１４１の故障時期を算出してもよい。また、非線形回帰手法を用いて予測してもよい。
ヒューズ３５を用いる構成において、第２セル１４２の故障時期に基づき、第１セル１４１の故障時期を予測する例を示したが、これに限定されない。ヒューズ３５を用いる構成において、先行実施形態同様、第２セル１４２の故障数が所定数に達することで、第１セル１４１の故障を予測してもよい。この際、第１セル１４１の故障を予測すると報知を行ってもよい。
先行実施形態に示したスイッチ３４、８４を用いる構成において、本実施形態に記載のように、第２セル１４２の故障時期に基づき、第１セル１４１の故障時期を予測してもよい。たとえば、図9に示した非駆動時処理において、ステップＳ３０５で第２セル１４２の故障時期、つまり故障するまでの時間を記憶し、ステップＳ３０８に代えて、第２セル１４２の故障時期に基づき、第１セル１４１の故障時期を予測してもよい。
第２セル１４２の故障時期に基づき、第１セル１４１の故障時期を予測した後に、予測した第１セル１４１の故障時期に応じて報知を行ってもよい。たとえば予測した故障時期に達したら報知してもよいし、故障時期よりも所定時間前に達したら報知してもよい。
（第４実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、ゲート絶縁膜２６の厚みを薄くすることで、第２セル１４２のゲート絶縁膜２６を第１セル１４１よりも壊れやすくした。これに代えて、ドリフト領域２１内に周期的に設けたディープ領域を調整することで、第２セル１４２のゲート絶縁膜２６を第１セル１４１よりも壊れやすくしてもよい。
図１５は、本実施形態の半導体装置１０を示す断面図である。図１５は、図１に示したII-II線を外周領域１３まで延長した断面図である。図１５に示すように、半導体装置１０は、先行実施形態に示した構成に加えて、ディープ領域３６と、ガードリング３７をさらに有している。
ディープ領域３６は、メインセル領域１２においてドリフト領域２１内に周期的に設けられている。ディープ領域３６は、ベース領域２２から下方、つまりドレイン領域２０側に延びている。ディープ領域３６は、トレンチ２５よりも深い位置まで延びている。
ディープ領域３６は、ベース領域２２およびベースコンタクト領域２４よりも不純物濃度が高いｐ導電型（ｐ＋＋）の半導体領域である。ディープ領域３６は、ベース領域２２およびベースコンタクト領域２４を介して、ソース電極２８と電気的に接続されている。ディープ領域３６は、メインセル領域１２において、隣り合うトレンチ２５の間に設けられている。ディープ領域３６は、Ｘ方向に延び、Ｙ方向においてトレンチ２５と並設されている。
ガードリング３７は、外周領域１３においてドリフト領域２１内に設けられている。ガードリング３７は、ベース領域２２よりも不純物濃度が高いｐ導電型の半導体領域である。ガードリング３７の下端位置は、たとえばディープ領域３６の下端位置とほぼ等しい。ガードリング３７は、多重に設けられている。多重に設けられたガードリング３７のうち、もっとも内側のガードリング３７Ａは、他のガードリング３７（ｐ＋）よりも不純物濃度が高いｐ導電型（ｐ＋＋）の半導体領域である。
ガードリング３７Ａは、外周領域１３に位置するベース領域２２の端部に連なっている。ガードリング３７Ａは、Ｙ方向において端部に配置されたトレンチ２５との間に所定の距離Ｄ１を有するように設けられている。ガードリング３７Ａは、ベース領域２２およびベースコンタクト領域２４を介して、ソース電極２８と電気的に接続されている。ガードリング３７Ａを除く他のガードリング３７は、ベース領域２２に接しておらず、半導体基板１１の裏面１１ｂから所定の深さを有して設けられている。他のガードリング３７は、ソース電極２８に電気的に接続されていない。
空乏層は、ジャンクションを起点に広がる。また、不純物濃度が高いほど、空乏層が広がりにくい。トレンチ２５よりも下方まで延びる不純物濃度が高いディープ領域３６をメインセル領域１２内に設けると、トレンチ２５の下部に電界集中が生じ難くなる。また、もっとも内側のガードリング３７Ａの不純物濃度を高くすると、端部のトレンチ２５に電界集中が生じ難くなる。
本実施形態では、意図的に上記した距離Ｄ１および／またはガードリング３７Ａの不純物濃度を制御することで、第２セル１４２のゲート絶縁膜２６を第１セル１４１に較べて破壊されやすくしている。つまり、距離Ｄ１および／またはガードリング３７Ａの不純物濃度を制御することで、第２セル１４２のゲート絶縁膜２６に電界が集中しやすい構造としている。たとえば距離Ｄ１を長くするほど端部のゲート絶縁膜２６にかかる電界が強くなり、絶縁破壊が起きやすくなる。また、ガードリング３７Ａの不純物濃度を低くするほど、端部のゲート絶縁膜２６にかかる電界が強くなり、絶縁破壊が起きやすくなる。その他の構成については、先行実施形態に記載した構成と同様である。
＜第４実施形態のまとめ＞
上記した構造によれば、ゲート絶縁膜２６およびゲート電極２７を含むトレンチ構造を第１セル１４１と第２セル１４２とで共通にしても、第２セル１４２のゲート絶縁膜２６を第１セル１４１に較べて壊れやすくすることができる。
（第５実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、ゲート絶縁膜２６の厚みを全体的に薄くすることで、第２セル１４２のゲート絶縁膜２６を第１セル１４１よりも壊れやすくした。これに代えて、ゲート絶縁膜２６の厚みを局所的に薄くすることで、第２セル１４２のゲート絶縁膜２６を第１セル１４１よりも壊れやすくしてもよい。
図１６は、本実施形態の半導体装置１０を示す断面図である。図１６は、図１に示したII-II線に沿う断面図である。図１６に示すように、本実施形態では、第２セル１４２において、トレンチ２５の底壁と側壁との角部が、切り欠いた形状となっている。切り欠いた形状は、面取り形状、テーパ形状などと称されることがある。これにより、第２セル１４２のゲート絶縁膜２６の厚みは、切り欠き部分において第１セル１４１よりも薄く、その他の部分において第１セル１４１とほぼ同じである。その他の構成については、先行実施形態に記載した構成と同様である。
＜第５実施形態のまとめ＞
上記した構造を採用すると、第１セル１４１と第２セル１４２のゲート絶縁膜２６の厚みの相違による閾値電圧Ｖｔｈのばらつきを低減乃至なくすことができる。その一方で、切り欠き部分に電界が集中するため、第２セル１４２のゲート絶縁膜２６を第１セル１４１に較べて壊れやすくすることができる。
（他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものと解されるべきである。
明細書および図面等における開示は、請求の範囲の記載によって限定されない。明細書および図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書および図面等の開示から、多様な技術的思想を抽出することができる。
１０…半導体装置、１１…半導体基板、１１ａ…一面、１１ｂ…裏面、１２…メインセル領域、１３…外周領域、１４…メインセル、１４１…第１セル、１４２、１４２ａ、１４２ｂ、１４２ｃ…第２セル、１５…半導体素子、２０…ドレイン領域、２１…ドリフト領域、２２‥ベース領域、２３‥ソース領域、２４…ベースコンタクト領域、２５…トレンチ、２６…ゲート絶縁膜、２７…ゲート電極、２８…ソース電極、２９…層間絶縁膜、３０…ゲートパッド、３０１…第１パッド、３０２、３０２ａ、３０２ｂ、３０２ｃ…第２パッド、３１…ドレイン電極、３２…共通パッド、３３…ゲート配線、３３１…第１配線、３３２、３３２ａ、３３２ｂ、３３２ｃ…第２配線、３４…スイッチ、３４１…第１スイッチ、３４２、３４２ａ、３４２ｂ、３４２ｃ…第２スイッチ、３５、３５ａ、３５ｂ、３５ｃ…ヒューズ、３６…ディープ領域、３７、３７Ａ…ガードリング、８０…ゲート駆動電源、８１…スイッチ用電源、８２…電流センサ、８３…駆動回路、８４…スイッチ、８４１…第１スイッチ、８４２、８４２ａ、８４２ｂ、８４２ｃ…第２スイッチ、８５…配線部材

Claims (9)

  1. 複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置の故障予測方法であって、
    複数の前記メインセルは、複数の第１セル（１４１）と、前記第１セルの故障を予測するために前記第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、前記第１セルよりも数の少ない第２セル（１４２）と、を含み、
    前記半導体素子の駆動時に、前記第１セルのゲート電極と前記第２セルのゲート電極とに、共通のゲート駆動電圧を印加し、
    電気特性を測定して、前記駆動時の通電による前記第２セルの故障を検出し、
    故障した前記第２セルに前記ゲート駆動電圧が印加されないように、故障した前記第２セルのゲート電極を前記第１セルのゲート電極に対して電気的に分離し、
    前記第２セルの故障に基づいて前記第１セルの故障を予測する、半導体装置の故障予測方法。
  2. 複数の前記メインセルは、前記ゲート絶縁膜の壊れやすさが互いに異なる複数の前記第２セルを含み、
    複数の前記第２セルの故障に基づいて前記第１セルの故障を予測する、請求項１に記載の半導体装置の故障予測方法。
  3. 前記第２セルの故障時期に基づいて前記第１セルの故障時期を予測する、請求項１または請求項２に記載の半導体装置の故障予測方法。
  4. 前記第２セルの故障数が所定数に達することで前記第１セルの故障を予測する、請求項２に記載の半導体装置の故障予測方法。
  5. 前記第１セルの故障の予測に応じて報知を行う、請求項１～４いずれか1項に記載の半導体装置の故障予測方法。
  6. 前記駆動時に、前記第１セルのゲート電極に接続された第１スイッチ（３４１、８４１）をオンするとともに、前記第２セルのゲート電極に接続された第２スイッチ（３４２、８４２）をオンすることで、前記第１セルおよび前記第２セルに共通の前記ゲート駆動電圧を印加し、
    前記半導体素子の非駆動時に、前記第１スイッチをオフするとともに、前記第２スイッチをオンした前記第２セルのみに前記ゲート駆動電圧を印加して電気特性を測定し、前記駆動時の通電による前記第２セルの故障を検出し、
    故障した前記第２セルに対応する前記第２スイッチをオフすることで、故障した前記第２セルを前記第１セルに対して電気的に分離する、請求項１～５いずれか１項に記載の半導体装置の故障予測方法。
  7. 前記駆動時に、ヒューズ（３５）を介して前記第２セルのゲート電極に前記ゲート駆動電圧を印加するとともに、前記ヒューズを介さずに前記第１セルのゲート電極に前記ゲート駆動電圧を印加し、
    前記駆動時に電気特性を測定することで、前記駆動時の通電による前記第２セルの故障を検出し、
    前記第２セルの故障により前記ヒューズが溶断することで、故障した前記第２セルを前記第１セルに対して電気的に分離する、請求項１～５いずれか１項に記載の半導体装置の故障予測方法。
  8. 複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置であって、
    複数の前記メインセルが設けられた領域であり、前記メインセルとして、複数の第１セル（１４１）と、前記第１セルの故障を予測するために前記第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、前記第１セルよりも数の少ない第２セル（１４２）と、を含むメインセル領域（１２）と、前記メインセル領域を取り囲む外周領域（１３）と、を有する半導体基板（１１）と、
    前記第１セルのゲート電極に接続された第１パッド（３０１）と、前記第１パッドとは別に設けられ、前記第２セルのゲート電極に接続された第２パッド（３０２）と、を含み、前記メインセルのゲート電極にゲート駆動電圧を印加するために前記半導体基板の一面上に設けられた複数のゲートパッド（３０）と、
    前記第１パッドに接続された第１スイッチ（３４１）と、前記第２パッド（３０２）に接続された第２スイッチ（３４２）と、を含み、前記ゲートパッドに対して個別に設けられ、前記ゲートパッドへの前記ゲート駆動電圧の印加を許可または遮断する複数のスイッチ（３４）と、を備え、
    前記半導体素子の駆動時において、前記第２セルに故障が生じていない場合には、すべての前記スイッチがオンされ、故障している場合には、故障した前記第２セルに対応する前記第２スイッチのみオフ、残りの前記スイッチがオンされ、
    前記半導体素子の非駆動時において、前記第１スイッチがオフ、前記第２スイッチがオンされる、半導体装置。
  9. 複数のメインセル（１４）が並列接続されて構成されたトレンチゲート構造の半導体素子（１５）を備える半導体装置であって、
    複数の前記メインセルが設けられた領域であり、前記メインセルとして、複数の第１セル（１４１）と、前記第１セルの故障を予測するために前記第１セルに較べて通電によりゲート絶縁膜が壊れやすい構造を有し、前記第１セルよりも数の少ない第２セル（１４２）と、を含むメインセル領域（１２）と、前記メインセル領域を取り囲む外周領域（１３）と、を有する半導体基板（１１）と、
    前記第１セルのゲート電極に接続された第１パッド（３０１）と、前記第１パッドとは別に設けられ、前記第２セルのゲート電極に接続された第２パッド（３０２）と、を含み、前記メインセルのゲート電極にゲート駆動電圧を印加するために前記半導体基板の一面上に設けられた複数のゲートパッド（３０）と、
    前記第２パッドと前記第１パッドとを個別に接続するヒューズ（３５）と、を備え、
    前記第２セルの故障にともなって、故障した前記第２セルに対応する前記第２パッドに接続された前記ヒューズが溶断する、半導体装置。
JP2021102750A 2021-06-21 2021-06-21 半導体装置の故障予測方法および半導体装置 Pending JP2023001801A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2021102750A JP2023001801A (ja) 2021-06-21 2021-06-21 半導体装置の故障予測方法および半導体装置
DE112022003158.1T DE112022003158T5 (de) 2021-06-21 2022-05-23 Verfahren zur Vorhersage eines Ausfalls einer Halbleitervorrichtung und Halbleitervorrichtung
PCT/JP2022/021079 WO2022270189A1 (ja) 2021-06-21 2022-05-23 半導体装置の故障予測方法および半導体装置
CN202280043315.7A CN117501452A (zh) 2021-06-21 2022-05-23 半导体装置的故障预测方法和半导体装置
US18/538,012 US20240110970A1 (en) 2021-06-21 2023-12-13 Method for predicting failure of semiconductor device, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021102750A JP2023001801A (ja) 2021-06-21 2021-06-21 半導体装置の故障予測方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2023001801A true JP2023001801A (ja) 2023-01-06
JP2023001801A5 JP2023001801A5 (ja) 2023-04-14

Family

ID=84544531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021102750A Pending JP2023001801A (ja) 2021-06-21 2021-06-21 半導体装置の故障予測方法および半導体装置

Country Status (5)

Country Link
US (1) US20240110970A1 (ja)
JP (1) JP2023001801A (ja)
CN (1) CN117501452A (ja)
DE (1) DE112022003158T5 (ja)
WO (1) WO2022270189A1 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205230A (ja) * 2007-02-21 2008-09-04 Toyota Central R&D Labs Inc トレンチ構造のｍｏｓ半導体装置、寿命評価装置及び寿命評価方法
JP6843717B2 (ja) * 2017-09-05 2021-03-17 三菱電機株式会社 半導体装置、電力変換装置ならびに半導体装置の駆動方法
JP6894544B2 (ja) * 2018-07-17 2021-06-30 富士電機株式会社 半導体装置の製造方法
JP7454476B2 (ja) 2019-12-25 2024-03-22 積水化成品工業株式会社 スチレン系樹脂発泡粒子、スチレン系樹脂発泡成形体および発泡性スチレン系樹脂粒子

Also Published As

Publication number Publication date
WO2022270189A1 (ja) 2022-12-29
DE112022003158T5 (de) 2024-04-04
CN117501452A (zh) 2024-02-02
US20240110970A1 (en) 2024-04-04

Similar Documents

Publication Publication Date Title
JP6404591B2 (ja) 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP5696713B2 (ja) 半導体装置及びその検査方法
US6180966B1 (en) Trench gate type semiconductor device with current sensing cell
JP4765252B2 (ja) 温度検出機能付き半導体装置
JP6056202B2 (ja) 半導体装置、半導体装置の制御方法および半導体装置の評価方法
JPH10326897A (ja) 電流検出セル付トレンチゲート半導体装置
CN107728042B (zh) 具有保护测试的集成电路及其测试方法
JP5014646B2 (ja) 半導体装置
US8698549B2 (en) Power device
US6605853B2 (en) Semiconductor device having heat protection circuits
WO2022270189A1 (ja) 半導体装置の故障予測方法および半導体装置
JP2014056968A (ja) 半導体装置とワイヤオープン不良の検出方法
CN108470732B (zh) 半导体装置
JP4973057B2 (ja) 半導体装置
EP1209745B1 (en) Vertical MOS semiconductor device
US20050157571A1 (en) Power transistor cell and power transistor component with fusible link
JP6894544B2 (ja) 半導体装置の製造方法
JP2005150426A (ja) 半導体装置の製造方法および半導体装置の試験方法
US6208011B1 (en) Voltage-controlled power semiconductor device
JP4245053B2 (ja) 半導体装置およびその製造方法
JP6681948B2 (ja) 半導体装置の製造方法および半導体装置の評価方法
JP7247681B2 (ja) 半導体組立体
JP7461534B2 (ja) 半導体装置
KR102251760B1 (ko) 전력 반도체 소자
JP4886777B2 (ja) パワーコンポーネントを有するモノリシック集積された半導体装置およびモノリシック集積された半導体装置を製造する方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230406

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230406