KR19990042196A - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명에 따른 캐패시터의 형성 방법은 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하고 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성한 후 상기 불순물영역이 노출되도록 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀에 도전물질을 채워 상기 불순물영역과 전기적으로 연결되는 플러그를 형성하고 소정의 플러그와 연결되는 비트 라인과 상기 제 1 절연막 상에 상기 비트라인을 덮는 제 2 및 제 3 절연막을 형성하고 상기 제 3 절연막 상에 제 1 포토레지스트를 도포하여 패턴을 형성하는 공정과, 상기 잔존하는 제 1 포토레지스트를 마스크로 사용하여 상기 제 3 및 제 2 절연막을 패터닝하여 상기 플러그를 노출시키는 제 2 접촉홀을 형성하는 공정과, 상기 제 2 접촉홀의 표면에 도전층 및 제 4 절연막을 순차적으로 형성하고 상기 제 4 절연막 상에 포지티브형 제 2 포토레지스트를 도포한 후 과다 노광후 현상하여 제 2 포토레지스트 패턴을 형성하는 공정과, 상기 잔류하는 제 2 포토레지스트를 마스크로 상기 제 4 절연막 및 도전층을 이방성 식각하고 상기 제 4 절연막 및 도전층의 측면에 도전물의 측벽을 형성하는 공정과, 상기 제 4 절연막을 제거하는 공정을 구비한다. 따라서, 본 발명에 따라 형성된 캐패시터는 노광시 빛의 강도를 이용하여 더블 크라운형의 캐패시터를 형성하여 캐패시터의 용량을 늘릴 수 있는 잇점이 있다.
Description
본 발명은 캐패시터 형성 방법에 관한 것으로서, 특히, 캐패시터의 용량을 증대시킬 수 있는 캐패시터의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전 용량을 갖도록 축전 용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전 용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 스토리지 전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 스토리지 전극의 표면적을 개선하는 연구가 진행되었다.
도 1a 및 도 1b는 종래 및 본 발명의 포토마스크의 노광량 및 포토레지스트와의 관계를 도시한다.
도 1a는 종래의 일반적인 노광량과 포토레지스트와의 관계를 도시하는 것으로 유리(Glass)나 석영(Quartz) 등과 같은 투광성이 양호한 기판(101)에 가시광선(Visible ray) 및 자외선(Ultraviolet)이 투과하지 못하게 니켈(Ni), 크롬(Cr), 그리고 코발트(Co) 등과 같은 금속박막을 선택적으로 형성하여 차광부(102)를 형성하여 포토마스크(100)를 형성한다. 상기 포토마스크(100)를 사용하여 기판 상의 포지티브 포토레지스트(103)에 노광을 하면 노광된 빛과 반응하지 않은 부분의 포토레지스트(103)가 유기 용매에 제거되고 빛과 반응하지 않은 부분의 포토레지스트(104)가 잔존하여 패턴을 형성한다. 상기에서 포토레지스트(103)의 빛과의 반응을 상기 포토마스크(100)를 통과한 빛의 강도로 확인하면 상기 포토마스크(100)를 통과하는 빛의 강도(Photo Intensity)가 드레쉬 홀드 강도(Threshold Intensity : IT) 이하의 강도에서만 포토레지스트 패턴(104)이 형성되고 나머지 부분은 현상시 제거된다.
그리고, 도 1b는 상기 하프 톤 위상 반전 포토마스크(Half-tone phase shifting Photomask : 105)를 사용하여 포지티브 포토레지스트(108)에 과다 노광(over Photo)하였을 때, 그 빛의 강도와 포토레지스트(108)와의 관계를 도시한다.
상기 포토마스크(105)를 사용하여 패턴을 형성하기 위한 노광을 할 때, 일반적인 노광량 이상으로 과다 노광을 하면 상기 차광부(107)에서도 드레쉬 홀드 강도(IT) 이상의 강도가 검출되어 포토마스크(105)의 패턴대로 상기 포토레지스트(108)의 패턴이 형성되지 않고 이상 패턴이 발생한다. 이런 현상을 이용하여 상기 빛의 포토마스크(105) 투과율 및 형성하고자 하는 패턴의 크기 등을 시뮬레이션을 통해 적정화를 하여 상기 드레쉬 홀드강도(IT) 이하의 강도에서만 포토레지스트(109)가 잔존하는 패턴을 형성한다.
도 2a 내지 도 2d는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도이다.
종래에는 도 2a에 나타낸 바와 같이 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 등과 같은 통상적인 소자 격리 방법으로 필드산화막(12)을 형성하여 활성영역을 한정하고, 상기 필드산화막(12)이 형성된 반도체기판(11) 상에 열산화의 방법으로 게이트산화막(13)을 형성하고, 상기 게이트산화막(13) 상에 불순물이 도핑된 다결정실리콘(Polysilicon)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후, 상기 필드산화막(12)으로 한정된 활성영역 상에 잔류하도록 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 게이트(14)를 형성한다. 상기 반도체기판(11) 상에 상기 게이트(14)를 덮는 절연물질을 증착하고 에치백하여 상기 게이트(14)의 측면에 측벽(15)을 형성하고, 상기 게이트(14) 및 측벽(15)을 마스크로 사용하여 상기 반도체기판(11)에 반도체기판(11)과 도전형이 다른 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(16)을 형성한다. 그런 후에 상기 게이트(14)를 덮도록 반도체기판(11) 상에 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연막인 제 1 절연막(18)을 형성하고, 상기 제 1 절연막(18)을 포토리쏘그래피 방법으로 패터닝하여 상기 불순물영역(16)의 소정 부분이 노출되도록 제 1 콘택홀을 형성한다. 상기 노출된 불순물영역(16)과 전기적으로 연결되도록 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착하고 에치백하여 상기 제 1 절연막(18)의 패터닝에 의한 제 1 콘택홀을 채우는 플러그(19)를 형성한다. 그리고, 상기 플러그(19)가 형성된 제 1 절연막(18) 상에 상기 소정의 플러그(19)와 전기적으로 연결되는 비트 라인(Bit line) 등과 같은 배선층(20)을 형성한다. 상기 배선층(20)을 형성하고 층간절연막으로 사용되는 제 2 절연막(21) 및 식각정지층으로 사용되는 제 3 절연막(22)을 형성한다. 그리고, 상기 제 3 절연막(22) 상에 제 1 포토레지스트(Photoresist : 23)를 도포한 후 노광 및 현상하여 상기 배선층(20)을 형성하지 않은 플러그(19)와 대응하는 부분의 제 1 포토레지스트(23)가 제거되도록 패턴을 형성한다.
그런 후에, 도 2b와 같이 상기 잔존하는 제 1 포토레지스트(23)를 마스크로 사용하여 상기 배선층(20)과 연결되지 않은 플러그(19)가 노출되도록 상기 제 3 및 제 2 절연막(22)(21)을 이방성식각하여 스토리지 노드 콘택(storage node contact)을 형성하고 잔류하는 상기 제 1 포토레지스트(23)를 제거한다. 그리고, 상기 스토리지 노드 콘택이 형성된 제 3 절연막(22) 상에 상기 스토리지 노드 콘택의 표면 및 상기 제 3 절연막(22) 상에 불순물이 도핑된 다결정실리콘을 증착하여 제 1 다결정실리콘층(24)을 형성한다. 상기 제 1 다결정실리콘층(24) 상에 상기 제 3 절연막(22)과 식각선택비가 다른 절연물질을 두껍게 증착하여 제 4 절연막(25)을 형성한다. 그리고, 상기 제 4 절연막(25) 상에 도 1a에서 나타낸바 있는 포지티브형의 제 2 포토레지스트(104)를 도포한 후 포토마스크(100)를 사용하여 일반적인 노광량으로 노광 및 현상하여 상기 배선층(20)과 연결되지 않은 플러그(19)와 대응하는 부분에 상기 제 2 포토레지스트(104)가 잔류하도록 패턴을 형성한다. 상기에서 일반적인 노광량과 포지티브 포토레지스트(104)와의 관계인 도 1a에서 볼 수 있듯이 상기 일반적인 노광량으로는 포토마스크(100)에 형성된 패턴대로 상기 포토레지스트(104)에 노광되어 패턴이 형성된다.
그리고, 도 2c에 나타낸 바와 같이 상기 잔류하는 제 2 포토레지스트(104)를 마스크로 사용하여 상기 제 4 절연막 및 제 1 다결정실리콘층(25)(24)이 잔류하도록 식각하고, 상기 패터닝된 제 4 절연막(25)을 덮는 불순물이 도핑된 제 2 다결정실리콘을 증착하고 에치백하여 상기 제 4 절연막(25)의 측면에 제 2 다결정실리콘 측벽(27)을 형성한다.
그리고, 도 2d에 나타낸 바와 같이 상기 제 4 절연막(25)을 식각하여 제거하면 상기 제 1 다결정실리콘(24) 및 제 2 다결정실리콘 측벽(27)으로 이루어진 크라운형(crown type) 스토리지(storage) 전극이 형성된다.
이후 공정으로는 도면에 도시되지 않았지만, 상기 스토리지 전극에 유전체층 및 플레이트(plate) 전극을 형성하여 캐패시터 형성 공정을 완료한다.
상술한 바와 같이 종래에는 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하고, 상기 불순물영역과 전기적으로 연결되는 플러그를 형성한 후, 상기 플러그와 연결되도록 스토리지 노드 콘택을 형성하고 콘택을 덮는 도전물질을 증착하고 다시 절연막을 일반적인 노광 패턴으로 노광 하여 도전물 측벽을 형성하여 크라운형의 캐패시터를 형성하였다.
그러나 종래의 캐패시터는 일반적인 노광 패턴을 사용하여 한정적인 축전 용량만을 보유할 수 없는 문제가 있었다.
따라서 본 발명의 목적은 캐패시터의 용량을 증대시킬 수 있는 캐패시터의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터의 형성 방법은 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하고 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성한 후 상기 불순물영역이 노출되도록 제 1 접촉홀을 형성하는 공정과, 상기 제 1 접촉홀에 도전물질을 채워 상기 불순물영역과 전기적으로 연결되는 플러그를 형성하고 소정의 플러그와 연결되는 비트 라인과 상기 제 1 절연막 상에 상기 비트라인을 덮는 제 2 및 제 3 절연막을 형성하고 상기 제 3 절연막 상에 제 1 포토레지스트를 도포하여 패턴을 형성하는 공정과, 상기 잔존하는 제 1 포토레지스트를 마스크로 사용하여 상기 제 3 및 제 2 절연막을 패터닝하여 상기 플러그를 노출시키는 제 2 접촉홀을 형성하는 공정과, 상기 제 2 접촉홀의 표면에 도전층 및 제 4 절연막을 순차적으로 형성하고 상기 제 4 절연막 상에 포지티브형 제 2 포토레지스트를 도포한 후 과다 노광후 현상하여 제 2 포토레지스트 패턴을 형성하는 공정과, 상기 잔류하는 제 2 포토레지스트를 마스크로 상기 제 4 절연막 및 도전층을 이방성식각하고 상기 제 4 절연막 및 도전층의 측면에 도전물의 측벽을 형성하는 공정과, 상기 제 4 절연막을 제거하는 공정을 구비한다.
도 1a 및 도 1b는 종래 및 본 발명의 포토마스크의 노광량 및 포토레지스트와의 관계를 도시.
도 2a 내지 도 2d는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
31 : 반도체기판 34 : 게이트
36 : 불순물영역 39 : 플러그
40 : 비트 라인 44 : 제 1 다결정실리콘
47 : 제 2 다결정실리콘 측벽
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도이다.
본 방법은 도 3a에 나타낸 바와 같이 반도체기판(31) 상에 LOCOS 등과 같은 통상적인 소자 격리 방법으로 필드산화막(32)을 형성하여 활성영역을 한정하고, 상기 필드산화막(32)이 형성된 반도체기판(31) 상에 열산화의 방법으로 게이트산화막(33)을 형성하고, 상기 게이트산화막(33) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후, 상기 필드산화막(32)으로 한정된 활성영역 상에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(34)를 형성한다. 상기 반도체기판(31) 상에 상기 게이트(34)를 덮는 절연물질을 증착하고 에치백하여 상기 게이트(34)의 측면에 측벽(35)을 형성하고, 상기 게이트(34) 및 측벽(35)을 마스크로 사용하여 상기 반도체기판(31)에 반도체기판(31)과 도전형이 다른 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(36)을 형성한다. 그런 후에 상기 게이트(34)를 덮도록 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연막인 제 1 절연막(38)을 형성하고, 상기 제 1 절연막(38)을 포토리쏘그래피 방법으로 패터닝하여 상기 불순물영역(36)의 소정 부분이 노출되도록 콘택홀을 형성한다. 상기 노출된 불순물영역(36)과 전기적으로 연결되도록 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착하고 에치백하여 상기 제 1 절연막(38)의 패터닝에 의한 콘택홀을 채우는 플러그(39)를 형성한다. 그리고, 상기 플러그(39)가 형성된 제 1 절연막(38) 상에 상기 소정의 플러그(39)와 전기적으로 연결되는 비트 라인 등과 같은 배선층(40)을 형성한다. 상기 배선층(40)을 형성하고 층간절연막으로 사용되는 제 2 절연막(41) 및 식각정지층으로 사용되는 제 3 절연막(42)을 형성한다. 그리고, 상기 제 3 절연막(42) 상에 제 1 포토레지스트(43)를 도포한 후 노광 및 현상하여 상기 배선층(40)을 형성하지 않은 플러그(39)와 대응하는 부분의 제 1 포토레지스트(43)가 제거되도록 패턴을 형성한다.
그런 후에, 도 3b와 같이 상기 잔존하는 제 1 포토레지스트(43)를 마스크로 사용하여 상기 배선층(40)과 연결되지 않은 플러그(39)가 노출되도록 상기 제 3 및 제 2 절연막(42)(41)을 이방성식각하여 스토리지 노드 콘택을 형성하고 잔류하는 상기 제 1 포토레지스트(43)를 제거한다. 그리고, 상기 스토리지 노드 콘택이 형성된 제 3 절연막(42) 상에 상기 스토리지 노드 콘택의 표면 및 상기 제 3 절연막(42) 상에 불순물이 도핑된 다결정실리콘을 증착하여 제 1 다결정실리콘층(44)을 형성한다. 상기 제 1 다결정실리콘층(44) 상에 상기 제 3 절연막(42)과 식각선택비가 다른 절연물질을 두껍게 증착하여 제 4 절연막(45)을 형성한다. 그리고, 상기 제 4 절연막(45) 상에 도 1b에서 나타낸바 있는 포지티브형의 제 2 포토레지스트(108)를 도포한 후 하프 톤 포토마스크(105)를 사용하여 과다 노광 및 현상하여 상기 제 2 포토레지스트(109)의 패턴을 형성한다. 상기에서 포지티브 포토레지스트(108)에 과다 노광을 하게 되면 상기 포토레지스트(108)를 감광하기 위한 빛의 최소 강도인 드레쉬 홀드 강도(IT) 이상의 강도가 차광부에서도 발생하여 포토마스크(105)의 차광부(107)와 대응하는 부분의 포토레지스트(108)의 소정 부분도 감광이 일어나 상기 포토마스크(105)와 같은 패턴이 포토레지스(108)에 생기는 것이 아니라 상기 빛의 강도가 드레쉬 홀드 강도(IT) 이하인 부분의 포토레지스트(109) 패턴이 형성된다.
그리고, 도 3c에 나타낸 바와 같이 상기 잔류하는 제 2 포토레지스트(109)를 마스크로 사용하여 상기 제 4 절연막 및 제 1 다결정실리콘층(45)(44)이 잔류하도록 식각하고, 상기 잔류하는 제 2 포토레지스트(109)를 제거한다. 상기 패터닝된 제 4 절연막(45)을 덮는 불순물이 도핑된 제 2 다결정실리콘을 증착하고 에치백하여 상기 제 4 절연막(45)의 측면에 제 2 다결정실리콘 측벽(47)을 형성한다.
그리고, 도 3d에 나타낸 바와 같이 상기 제 4 절연막(45)을 식각하여 제거하면 상기 제 1 다결정실리콘(44) 및 제 2 다결정실리콘 측벽(47)으로 이루어진 더블 크라운형(Double crown type) 스토리지 전극이 형성된다.
이후 공정으로는 도면에 도시되지 않았지만, 상기 더블 크라운형 스토리지 전극에 유전체층 및 플레이트 전극을 형성하여 캐패시터 형성 공정을 완료한다.
상술한 바와 같이 본 발명에 따라 형성된 캐패시터는 반도체기판 상에 트랜지스터를 형성하고, 불순물영역과 연결되는 플러그 및 스토리지 노드를 형성한 후, 하프 톤 포토마스크에 과다 노광을 하여 발생한 포토레지스트 패턴으로 절연막을 패터닝하여 더블 크라운형의 캐패시터를 형성하였다.
따라서, 본 발명에 따라 형성된 캐패시터는 노광시 빛의 강도를 이용하여 더블 크라운형의 캐패시터를 형성하여 캐패시터의 용량을 늘릴 수 있는 잇점이 있다.
Claims (2)
- 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하고 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성한 후 상기 불순물영역이 노출되도록 제 1 접촉홀을 형성하는 공정과,상기 제 1 접촉홀에 도전물질을 채워 상기 불순물영역과 전기적으로 연결되는 플러그를 형성하고 소정의 플러그와 연결되는 비트 라인과 상기 제 1 절연막 상에 상기 비트라인을 덮는 제 2 및 제 3 절연막을 형성하고 상기 제 3 절연막 상에 제 1 포토레지스트를 도포하여 패턴을 형성하는 공정과,상기 잔존하는 제 1 포토레지스트를 마스크로 사용하여 상기 제 3 및 제 2 절연막을 패터닝하여 상기 플러그를 노출시키는 제 2 접촉홀을 형성하는 공정과,상기 제 2 접촉홀의 표면에 도전층 및 제 4 절연막을 순차적으로 형성하고 상기 제 4 절연막 상에 포지티브형 제 2 포토레지스트를 도포한 후 과다 노광후 현상하여 제 2 포토레지스트 패턴을 형성하는 공정과,상기 잔류하는 제 2 포토레지스트를 마스크로 상기 제 4 절연막 및 도전층을 이방성 식각하고 상기 제 4 절연막 및 도전층의 측면에 도전물의 측벽을 형성하는 공정과,상기 제 4 절연막을 제거하는 공정을 구비하는 캐패시터 형성 방법.
- 청구항 1에 있어서 상기 제 2 포토레지스트를 노광하기 위해 하프 톤 위상 반전 마스크(half-tone Phase shifting mask)를 사용하는 캐패시터 형성 방법.
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|---|---|---|---|
| KR1019970062926A KR19990042196A (ko) | 1997-11-26 | 1997-11-26 | 캐패시터 형성 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970062926A KR19990042196A (ko) | 1997-11-26 | 1997-11-26 | 캐패시터 형성 방법 |
Publications (1)
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|---|---|
| KR19990042196A true KR19990042196A (ko) | 1999-06-15 |
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|---|---|---|---|
| KR1019970062926A KR19990042196A (ko) | 1997-11-26 | 1997-11-26 | 캐패시터 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR19990042196A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
1997
- 1997-11-26 KR KR1019970062926A patent/KR19990042196A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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