JP2013258185A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】本発明は、コンタクトプラグ間の抵抗値のばらつきを抑制可能になると共に、隣接するコンタクトプラグ間の短絡(ショート)を抑制可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】コンタクトホールの形成領域に対応する第1の面の周囲に位置する層間絶縁膜に凹部を形成し、次いで、凹部にポリシリコン膜を埋め込むことで、ポリシリコン膜よりなり、かつ層間絶縁膜に埋設されたコンタクトホール形成用マスクを形成し、次いで、コンタクトホール形成用マスクを介した異方性エッチングにより、層間絶縁膜に半導体基板の主面を露出するコンタクトホールを形成し、次いで、コンタクトホールを導電膜で埋め込んだ後、少なくとも凹部の底面よりも上方に配置された導電膜、及びコンタクトホール形成用マスクを除去することで、コンタクトホールに該導電膜よりなるコンタクトプラグを形成する。
【選択図】なし
【解決手段】コンタクトホールの形成領域に対応する第1の面の周囲に位置する層間絶縁膜に凹部を形成し、次いで、凹部にポリシリコン膜を埋め込むことで、ポリシリコン膜よりなり、かつ層間絶縁膜に埋設されたコンタクトホール形成用マスクを形成し、次いで、コンタクトホール形成用マスクを介した異方性エッチングにより、層間絶縁膜に半導体基板の主面を露出するコンタクトホールを形成し、次いで、コンタクトホールを導電膜で埋め込んだ後、少なくとも凹部の底面よりも上方に配置された導電膜、及びコンタクトホール形成用マスクを除去することで、コンタクトホールに該導電膜よりなるコンタクトプラグを形成する。
【選択図】なし
Description
本発明は、半導体装置の製造方法に関する。
従来、配線やコンタクトホールを形成する際には、エッチング用マスクとしてハードマスクが用いられている。
ハードマスクは、該ハードマスクの母材となる膜上にパターニングされたフォトレジスト膜を形成し、該フォトレジスト膜をマスクとするドライエッチングにより、該フォトレジスト膜のパターンを転写することで形成する。
この際、ドライエッチングの条件を調整することで、ハードマスクに転写されるパターンの寸法を調整することが可能である。
ハードマスクは、該ハードマスクの母材となる膜上にパターニングされたフォトレジスト膜を形成し、該フォトレジスト膜をマスクとするドライエッチングにより、該フォトレジスト膜のパターンを転写することで形成する。
この際、ドライエッチングの条件を調整することで、ハードマスクに転写されるパターンの寸法を調整することが可能である。
特許文献1には、半導体基板上に、ゲート酸化膜、ポリシリコン膜、及び窒化膜を順次形成し、次いで、窒化膜上にパターニングされ、かつアモルファスカーボン膜(アルファカーボン膜)よりなるハードマスクを形成し、次いで、該ハードマスクをマスクとして窒化膜、ポリシリコン膜、及びゲート酸化膜をエッチングすることで、ポリゲートを形成する技術が開示されている。
また、特許文献2には、ポリシリコン膜よりなるハードマスクを用いることが開示されている。
ところで、近年の半導体装置の微細化の進展に伴い、層間絶縁膜(シリコン酸化膜(SiO2膜))に、ドライエッチングにより、上記ハードマスクを使用して密集したコンタクトホールを形成する場合、該ハードマスクのうち、コンタクトホール間の最小分離幅に位置する部分が、エッチングされてコンタクトホールの形成完了時点まで耐えることが困難となり、最小分離幅に位置するハードマスクが曲がったり、切断されたりしてしまう恐れがあった。
このように、最小分離幅に位置するハードマスクが曲がると、コンタクトホールの径がばらつくため、コンタクトホールに形成されるコンタクトプラグと、コンタクトプラグの下端と接続される導体(例えば、半導体基板に形成された不純物拡散領域)との間のコンタクト抵抗が変動するという問題や、コンタクトホールが該導体の上面に到達しない(つまり、開口不良)という問題が発生してしまう。
また、最小分離幅に位置するハードマスクが切断された場合には、隣接するコンタクトプラグが導通して短絡(ショート)してしまう。
ドライエッチング時における上記ハードマスクの曲がりを抑制する手段として、ハードマスクの厚さ(言い換えれば、ハードマスクの母材となる膜の厚さ)を薄くすることが考えられる。
ところで、特許文献1に記載のアモルファスカーボン膜を母材とし、かつ複数のコンタクトホール形成用開口部を有したハードマスクを用いてコンタクトホールを形成する場合において、アモルファスカーボン膜の厚さを薄くすると、アモルファスカーボン膜が層間絶縁膜(シリコン酸化膜(SiO2膜))に対するエッチング選択比が高くないため、コンタクトホールの形成が完了する前にハードマスクがなくなり、コンタクトホールを加工することが困難となる。
また、アモルファスカーボン膜は、薄膜での膜厚制御が難しいため、100nm以下で制御良く成膜することが困難であり、薄膜化に適していない。
上記理由により、アモルファスカーボン膜よりなるハードマスクを用いて、50nm以下の最小分離幅のコンタクトホールを形成することは困難であった。
上記理由により、アモルファスカーボン膜よりなるハードマスクを用いて、50nm以下の最小分離幅のコンタクトホールを形成することは困難であった。
一方、特許文献2に記載のポリシリコン膜は、層間絶縁膜(シリコン酸化膜(SiO2膜))に対するエッチング選択比が高い。
ポリシリコン膜を母材とし、かつ複数のコンタクトホール形成用開口部を有したハードマスクを形成する場合、レジストマスクを介したエッチングにより、ポリシリコン膜をパターニングするが、レジストマスクがポリシリコン膜に対するエッチング選択比が高くなく、かつ最小分離幅となるポリシリコン膜上に形成されたレジストマスクの膜減りが他の部分よりも早い。
ポリシリコン膜を母材とし、かつ複数のコンタクトホール形成用開口部を有したハードマスクを形成する場合、レジストマスクを介したエッチングにより、ポリシリコン膜をパターニングするが、レジストマスクがポリシリコン膜に対するエッチング選択比が高くなく、かつ最小分離幅となるポリシリコン膜上に形成されたレジストマスクの膜減りが他の部分よりも早い。
このため、最小分離幅となるポリシリコン膜上に形成されたレジストマスクの膜厚不足により、最小分離幅となるハードマスクが断線する恐れがあった。
言い換えれば、ハードマスクが断線することで、隣接するコンタクトプラグが導通して短絡(ショート)してしまう恐れがあった。
言い換えれば、ハードマスクが断線することで、隣接するコンタクトプラグが導通して短絡(ショート)してしまう恐れがあった。
つまり、従来のコンタクトホールの形成方法では、コンタクトホールを密集させて形成すると、隣接するコンタクトプラグ間が導通して短絡(ショート)してしまうという問題があった。
この問題は、特に、コンタクトホールの最小分離幅を50nm以下にした場合に顕著になる。
この問題は、特に、コンタクトホールの最小分離幅を50nm以下にした場合に顕著になる。
本発明の一観点によれば、半導体基板上に、コンタクトホールの形成領域に対応する第1の面、及び該第1の面の周囲に配置された第2の面を有する上面が平坦な面とされた層間絶縁膜を形成する工程と、前記層間絶縁膜のうち、前記第2の面に対応する部分を掘り下げることで、前記第1の面の周囲に位置する前記層間絶縁膜に凹部を形成する工程と、前記凹部にポリシリコン膜を埋め込むことで、該ポリシリコン膜よりなり、かつ前記層間絶縁膜に埋設されたコンタクトホール形成用マスクを形成する工程と、前記コンタクトホール形成用マスクを介した異方性エッチングにより、前記層間絶縁膜をエッチングすることで、前記半導体基板の主面を露出するコンタクトホールを形成する工程と、前記コンタクトホールを導電膜で埋め込む工程と、少なくとも前記凹部の底面よりも上方に配置された前記導電膜、及び前記コンタクトホール形成用マスクを除去することで、前記コンタクトホールに該導電膜よりなるコンタクトプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、半導体基板上に、コンタクトホールの形成領域に対応する第1の面、及び第1の面の周囲に配置された第2の面を有する上面が平坦な面とされた層間絶縁膜を形成し、次いで、層間絶縁膜のうち、第2の面に対応する部分を掘り下げることで、第1の面の周囲に位置する層間絶縁膜に凹部を形成し、次いで、凹部にポリシリコン膜を埋め込むことで、ポリシリコン膜よりなり、かつ層間絶縁膜に埋設されたコンタクトホール形成用マスクを形成することにより、コンタクトホール形成用マスクのうち、コンタクトホール間の最小分離幅に配置される部分の厚さを、他の部分と同じ厚さにすることが可能となる。
これにより、コンタクトホール形成用マスクを介した異方性エッチングにより、層間絶縁膜をエッチングしてコンタクトホールを形成した際、最小分離幅に配置されるコンタクトホール形成用マスクの断線を抑制可能になると共に、最小分離幅におけるコンタクト径のばらつきを抑制可能となる。
また、ポリシリコン膜は、層間絶縁膜(シリコン酸化膜(SiO2膜))に対するエッチング選択比が高く、かつ技術的に薄膜化が可能な膜である。そのため、ポリシリコン膜の厚さを薄くすることで、最小分離幅に位置するハードマスクの曲がりを抑制することが可能となる。
したがって、上記方法により形成されたコンタクトホールを導電膜で埋め込み、その後、少なくとも凹部の底面よりも上方に配置された導電膜、及びコンタクトホール形成用マスクを除去して、コンタクトホールに導電膜よりなるコンタクトプラグを形成することにより、コンタクトプラグ間の抵抗値のばらつきを抑制できると共に、隣接するコンタクトプラグ間の短絡(ショート)を抑制できる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
(第1の実施の形態)
図1〜図11は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図1〜図11では、所定の間隔で複数の導体パターン13が形成された領域と、導体パターン13が形成されていない領域と、の境界付近を図示している。
図1〜図11を参照して、第1の実施の形態の半導体装置10(図11参照)の製造方法について説明する。
図1〜図11は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図1〜図11では、所定の間隔で複数の導体パターン13が形成された領域と、導体パターン13が形成されていない領域と、の境界付近を図示している。
図1〜図11を参照して、第1の実施の形態の半導体装置10(図11参照)の製造方法について説明する。
始めに、図1に示す工程では、周知の手法により、半導体基板11の主面11a上に、所定の方向に複数配列された導体パターン13を形成する。
次いで、周知の手法により、シリコン窒化膜(SiN膜)よりなり、かつ複数の導体パターン13の上面13a及び側面13bを覆う保護膜14を形成する。保護膜14は、後述する図9に示すコンタクトホール32を形成する際、導体パターン13がエッチングされることを防止する機能を有する。
次いで、周知の手法により、シリコン窒化膜(SiN膜)よりなり、かつ複数の導体パターン13の上面13a及び側面13bを覆う保護膜14を形成する。保護膜14は、後述する図9に示すコンタクトホール32を形成する際、導体パターン13がエッチングされることを防止する機能を有する。
次いで、周知の手法により、シリコン酸化膜(SiO2膜)を成膜し、その後、CMP(Chemical Mechanical Polishing)法により、該シリコン酸化膜(SiO2膜)を研磨することで、保護膜14の上面14aよりも上方に平坦な上面16aを有し、かつ該シリコン酸化膜(SiO2膜)よりなる層間絶縁膜16を形成する。
層間絶縁膜16の上面16aは、コンタクトホール32(図9参照)の形成領域に対応する第1の面16bと、第1の面16bに囲まれて配置された(第1の面16bの周囲に配置された)第2の面16cと、第1の面16bの周囲に配置され、かつ第2の面16cよりも広い面積を有する第2の面16dと、を有する。
次いで、図2に示す工程では、周知の手法により、層間絶縁膜16上に第1の面16bを覆う第1のレジスト膜17を形成する。第1のレジスト膜17は、異方性エッチングにより、コンタクトホール32(図9参照)を形成する際のマスクとなる。
次いで、図3に示す工程では、周知の手法により、層間絶縁膜16のうち、第2の面16c,16dに対応する部分を掘り下げることで、第1の面16bの周囲に位置する層間絶縁膜16に凹部21,22を一括形成する。
具体的には、第1のレジスト膜17をマスクとする異方性エッチング(例えば、ドライエッチング)により、層間絶縁膜16に凹部21,22を形成する。
このとき、凹部21は、層間絶縁膜16のうち、第2の面16cに対応する部分を掘り下げることで形成され、凹部22は、層間絶縁膜16のうち、第2の面16dに対応する部分を掘り下げることで形成される。凹部22は、凹部21と比較して幅の広い凹部である。
このとき、凹部21は、層間絶縁膜16のうち、第2の面16cに対応する部分を掘り下げることで形成され、凹部22は、層間絶縁膜16のうち、第2の面16dに対応する部分を掘り下げることで形成される。凹部22は、凹部21と比較して幅の広い凹部である。
この工程において、掘り下げられた第2の面16c,16dは、保護膜14の上面14aよりも上方に配置される。凹部22の底面22aは、掘り下げられた第2の面16dと一致している。
凹部22の深さD2(第1の面16bを基準としたときの凹部22の深さ)は、凹部21の深さD1(第1の面16bを基準としたときの凹部21の深さ)と等しい。
また、凹部21,22の深さD1,D2は、後述する図8に示すコンタクトホール形成用マスク29の厚さM1と等しい。
凹部22の深さD2(第1の面16bを基準としたときの凹部22の深さ)は、凹部21の深さD1(第1の面16bを基準としたときの凹部21の深さ)と等しい。
また、凹部21,22の深さD1,D2は、後述する図8に示すコンタクトホール形成用マスク29の厚さM1と等しい。
そこで、図3に示す工程では、コンタクトホール形成用マスク29の厚さが所望の厚さとなるように、凹部21,22の深さD1,D2を調節するとよい。
つまり、コンタクトホール形成用マスク29の厚さM1(図8参照)を厚くしたい場合には、深さD1,D2が深くなるように凹部21,22を形成し、コンタクトホール形成用マスク29の厚さM1を薄くしたい場合には、深さD1,D2が浅くなるように凹部21,22を形成する。
後述する図9に示すコンタクトホール32の深さが0.5μmの場合、凹部21,22の深さD1,D2は、例えば、0.08μmとすることができる。
つまり、コンタクトホール形成用マスク29の厚さM1(図8参照)を厚くしたい場合には、深さD1,D2が深くなるように凹部21,22を形成し、コンタクトホール形成用マスク29の厚さM1を薄くしたい場合には、深さD1,D2が浅くなるように凹部21,22を形成する。
後述する図9に示すコンタクトホール32の深さが0.5μmの場合、凹部21,22の深さD1,D2は、例えば、0.08μmとすることができる。
次いで、図4に示す工程では、図3に示す第1のレジスト膜17を除去する。これにより、層間絶縁膜16の第1の面16bが露出される。
次いで、図5に示す工程では、周知の手法により、層間絶縁膜16の上面側に、凹部21,22を埋め込む厚さで、ポリシリコン膜24を成膜する。
このとき、凹部21は幅の狭い溝であるため、凹部21の上方に配置されたポリシリコン膜24には、凹部21の形状がほとんど転写されない。このため、凹部21の上方に配置されたポリシリコン膜24の上面24aには、ほとんど窪みが形成されない。
このとき、凹部21は幅の狭い溝であるため、凹部21の上方に配置されたポリシリコン膜24には、凹部21の形状がほとんど転写されない。このため、凹部21の上方に配置されたポリシリコン膜24の上面24aには、ほとんど窪みが形成されない。
一方、凹部22は、凹部21と比較して幅がかなり広いため、凹部22の形状が凹部22の上方に形成されたポリシリコン膜24に転写される。このため、凹部22に形成されたポリシリコン膜24の上面24aには、段差部25が形成される。
ポリシリコン膜24は、後述する図8に示すコンタクトホール形成用マスク29の母材となる膜である。
ポリシリコン膜24は、後述する図8に示すコンタクトホール形成用マスク29の母材となる膜である。
次いで、図6に示す工程では、周知の手法により、ポリシリコン膜24に転写された段差部25が埋め込まれる厚さで、上面27aが平坦な面とされた第2のレジスト膜27を形成する。
これにより、段差部25に形成された第2のレジスト膜27の厚さは、第1の面16b及び凹部21の上方に形成された第2のレジスト膜27の厚さよりも厚くなる。
これにより、段差部25に形成された第2のレジスト膜27の厚さは、第1の面16b及び凹部21の上方に形成された第2のレジスト膜27の厚さよりも厚くなる。
次いで、図7に示す工程では、第2のレジスト膜27をエッチバックすることで、第1の面16bの上方に形成されたポリシリコン膜24の上面24aを露出させる。
これにより、段差部25に、第2のレジスト膜27が残存すると共に、段差部25に残存する第2のレジスト膜27の上面27bと第1の面16bに配置されたポリシリコン膜24の上面24aとが面一とされる。
これにより、段差部25に、第2のレジスト膜27が残存すると共に、段差部25に残存する第2のレジスト膜27の上面27bと第1の面16bに配置されたポリシリコン膜24の上面24aとが面一とされる。
段差部25に残存する第2のレジスト膜27は、後述する図8に示す工程において、異方性エッチングにより、第1の面16bよりも上方に形成された不要なポリシリコン膜24を除去する際、該第2のレジスト膜27の直下に位置するポリシリコン膜24がエッチングされることを防止する機能を有する。
つまり、段差部25に残存する第2のレジスト膜27は、上記異方性エッチングする際のエッチングマスクとして機能する。
つまり、段差部25に残存する第2のレジスト膜27は、上記異方性エッチングする際のエッチングマスクとして機能する。
次いで、図8に示す工程では、図7に示す凹部22に残存する第2のレジスト膜27をマスクとする異方性エッチングにより、第1の面16bよりも上方に形成されたポリシリコン膜24を除去することで、層間絶縁膜16の複数の第1の面16bを露出させる。
これにより、凹部21,22にのみポリシリコン膜24が残存し、凹部21,22に、層間絶縁膜16に埋設され、かつポリシリコン膜24よりなるコンタクトホール形成用マスク29(ハードマスク)が形成される。その後、残存する第2のレジスト膜27を除去する。
これにより、凹部21,22にのみポリシリコン膜24が残存し、凹部21,22に、層間絶縁膜16に埋設され、かつポリシリコン膜24よりなるコンタクトホール形成用マスク29(ハードマスク)が形成される。その後、残存する第2のレジスト膜27を除去する。
このように、半導体基板11上に、コンタクトホール32(図9参照)の形成領域に対応する第1の面16b、及び第1の面16bの周囲に配置された第2の面16c,16dを有する上面16aが平坦な面とされた層間絶縁膜16を形成し、次いで、層間絶縁膜16のうち、第2の面16c,16dに対応する部分を掘り下げることで、第1の面16aの周囲に位置する層間絶縁膜16に凹部21,22を形成し、次いで、凹部21,22にポリシリコン膜24を埋め込むことで、ポリシリコン膜24よりなり、かつ層間絶縁膜16に埋設されたコンタクトホール形成用マスク29を形成することにより、コンタクトホール形成用マスク29のうち、コンタクトホール32間の最小分離幅に配置される部分の厚さを、他の部分と同じ厚さにすることが可能となる。
これにより、後述する図9に示す工程において、コンタクトホール形成用マスク29を介した異方性エッチングにより、コンタクトホール32を形成した際、最小分離幅に配置されるコンタクトホール形成用マスク29の断線を抑制可能になると共に、最小分離幅におけるコンタクト径のばらつきを抑制可能となる。
また、ポリシリコン膜24は、層間絶縁膜16を構成するシリコン酸化膜(SiO2膜)に対するエッチング選択比が高く、かつ技術的に薄膜化が可能な膜であるため、ポリシリコン膜24の厚さを薄くして、最小分離幅に位置するコンタクトホール形成用マスク29の曲がりを抑制することが可能となる。
特に、上記コンタクトホール32の形成方法は、コンタクトホール32の最小分離幅が50nm以下の場合に有効である。
特に、上記コンタクトホール32の形成方法は、コンタクトホール32の最小分離幅が50nm以下の場合に有効である。
次いで、図9に示す工程では、コンタクトホール形成用マスク29を介した異方性エッチングにより、図8に示す第1の面16bの下方に位置する層間絶縁膜16をエッチングすることで、層間絶縁膜16に、半導体基板11の主面11aを露出するコンタクトホール32を複数形成する。これにより、隣接する導電パターン13間に、複数のコンタクトホール32が形成される。
このとき、シリコン酸化膜(SiO2膜)がエッチングされやすく、かつシリコン窒化膜(SiN膜)がエッチングされにくいエッチング条件を用いることで、シリコン窒化膜(SiN膜)よりなる保護膜14により、複数のコンタクトホール32の位置が自己整合される。
次いで、図10に示す工程では、周知の手法により、複数のコンタクトホール32を導電膜34で埋め込む。
具体的には、例えば、複数のコンタクトホール32の内面に、コンタクトホール32を埋め込まない厚さで、図示していない窒化チタン膜(TiN膜)を成膜し、次いで、該窒化チタン膜(TiN膜)の表面に、コンタクトホール32を埋め込むように、図示していないタングステン膜(W膜)を成膜する。
これにより、複数のコンタクトホール32を埋め込み、かつ窒化チタン膜(TiN膜)及びタングステン膜(W膜)よりなる導電膜34が形成される。
この段階では、コンタクトホール形成用マスク29の上面29aにも導電膜34が形成される。
具体的には、例えば、複数のコンタクトホール32の内面に、コンタクトホール32を埋め込まない厚さで、図示していない窒化チタン膜(TiN膜)を成膜し、次いで、該窒化チタン膜(TiN膜)の表面に、コンタクトホール32を埋め込むように、図示していないタングステン膜(W膜)を成膜する。
これにより、複数のコンタクトホール32を埋め込み、かつ窒化チタン膜(TiN膜)及びタングステン膜(W膜)よりなる導電膜34が形成される。
この段階では、コンタクトホール形成用マスク29の上面29aにも導電膜34が形成される。
次いで、図11に示す工程では、少なくとも層間絶縁膜16の上面16a(言い換えれば、凹部22の底面22a)よりも上方に配置された導電膜34、及びコンタクトホール形成用マスク29を除去することで、コンタクトホール32に導電膜34よりなるコンタクトプラグ36を形成する。
具体的には、CMP法により、導体パターン13上に形成された保護膜14の上面14aが露出するまで研磨を行い、保護膜14の上面14aよりも上方に位置する層間絶縁膜16及び導電膜34と、コンタクトホール形成用マスク29と、を除去することで、コンタクトホール32内に、上面36aが保護膜14の上面14aに対して面一とされたコンタクトプラグ36を形成する。
このとき、シリコン窒化膜(SiN膜)よりなる保護膜14が、研磨のストッパ膜として機能するため、コンタクトプラグ36の深さ及び深さバラツキを制御することが可能となる。また、上記研磨後の層間絶縁膜16の上面16eは、保護膜14の上面14aに対して面一となる。
これにより、第1の実施の形態の半導体装置10が製造される。なお、コンタクトプラグ36を形成後、コンタクトプラグ36の上面と接続される配線(図示せず)を形成してもよい。
これにより、第1の実施の形態の半導体装置10が製造される。なお、コンタクトプラグ36を形成後、コンタクトプラグ36の上面と接続される配線(図示せず)を形成してもよい。
第1の実施の形態の半導体装置の製造方法によれば、半導体基板11上に、コンタクトホール32の形成領域に対応する第1の面16b、及び第1の面16bの周囲に配置された第2の面16c,16dを有する上面16aが平坦な面とされた層間絶縁膜16を形成し、次いで、層間絶縁膜16のうち、第2の面16c,16dに対応する部分を掘り下げることで、第1の面16aの周囲に位置する層間絶縁膜16に凹部21,22を形成し、次いで、凹部21,22にポリシリコン膜24を埋め込むことで、ポリシリコン膜24よりなり、かつ層間絶縁膜16に埋設されたコンタクトホール形成用マスク29を形成することにより、コンタクトホール形成用マスク29のうち、コンタクトホール32間の最小分離幅に配置される部分の厚さを、他の部分と同じ厚さにすることが可能となる。
これにより、コンタクトホール形成用マスク29を介した異方性エッチングにより、コンタクトホール32を形成した際、最小分離幅に位置するコンタクトホール形成用マスク29の断線を抑制可能になると共に、最小分離幅におけるコンタクト径のばらつきを抑制可能となる。
また、ポリシリコン膜24は、層間絶縁膜16を構成するシリコン酸化膜(SiO2膜)に対するエッチング選択比が高く、かつ技術的に薄膜化が可能な膜であるため、ポリシリコン膜24の厚さを薄くして、最小分離幅に位置するコンタクトホール形成用マスク29の曲がりを抑制することが可能となる。
特に、上記コンタクトホール32の形成方法は、コンタクトホール32の最小分離幅が50nm以下の場合に有効である。
特に、上記コンタクトホール32の形成方法は、コンタクトホール32の最小分離幅が50nm以下の場合に有効である。
したがって、上記方法により形成されたコンタクトホール32を導電膜34で埋め込み、その後、CMP法により、導体パターン13の上方に形成された保護膜14の上面14aが露出するまで研磨を行うことで、コンタクトホール32内に導電膜34よりなるコンタクトプラグ36を形成することにより、コンタクトプラグ36間の抵抗値のばらつきを抑制できると共に、隣接するコンタクトプラグ36間の短絡(ショート)を抑制できる。
(第2の実施の形態)
図12〜図18、図19A、及び図20〜図27は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図19Bは、図19Aに示す構造体の平面図である。
なお、図19Aでは、説明の便宜上、実際には、図19Bに示すように、埋め込み型ゲート電極58及びダミーゲート電極59と交差するビット線77を模式的に図示する。
また、図19Aでは、複数のビット線77を図示することが困難なため、1つのビット線77のみを図示したが、実際には、図19Bに示すように、ビット線77は、所定の方向(Y方向)に所定の間隔で複数配列されている。
図12〜図18、図19A、及び図20〜図27は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図19Bは、図19Aに示す構造体の平面図である。
なお、図19Aでは、説明の便宜上、実際には、図19Bに示すように、埋め込み型ゲート電極58及びダミーゲート電極59と交差するビット線77を模式的に図示する。
また、図19Aでは、複数のビット線77を図示することが困難なため、1つのビット線77のみを図示したが、実際には、図19Bに示すように、ビット線77は、所定の方向(Y方向)に所定の間隔で複数配列されている。
図12〜図18、図19A、図19B、及び図20〜図27では、第2の実施の形態の半導体装置40としてDRAM(Dynamic Random Access Memory)を製造する場合を例に挙げて以下の説明を行う。
また、図12〜図18、図19A、図19B、及び図20〜図27では、DRAMの構成要素のうち、メモリセル領域に形成されるメモリセル部40−1のみを図示し、メモリセル部40−1の周囲に位置する周辺回路領域(図示せず)に配置された周辺回路部の図示を省略する。
つまり、第2の実施の形態では、DRAMを構成するメモリセル部40−1の製造方法について説明する。
また、図12〜図18、図19A、図19B、及び図20〜図27では、DRAMの構成要素のうち、メモリセル領域に形成されるメモリセル部40−1のみを図示し、メモリセル部40−1の周囲に位置する周辺回路領域(図示せず)に配置された周辺回路部の図示を省略する。
つまり、第2の実施の形態では、DRAMを構成するメモリセル部40−1の製造方法について説明する。
始めに、図12に示す工程では、周知の手法により、半導体基板41の主面41aに、素子分離領域(図示せず)を形成することで、所定の方向に延在する帯状活性領域42を区画する。
半導体基板41として、例えば、p型単結晶シリコン基板を準備する。なお、以下の説明では、半導体基板41としてp型単結晶シリコン基板を用いた場合を例に挙げる。
半導体基板41として、例えば、p型単結晶シリコン基板を準備する。なお、以下の説明では、半導体基板41としてp型単結晶シリコン基板を用いた場合を例に挙げる。
次いで、周知の手法により、半導体基板41の主面41a及び素子分離領域の上面(図示せず)に、シリコン窒化膜(SiN膜)よりなり、複数の溝部44A,44Bを有するエッチング用マスク44を形成する。
溝部44A,44Bは、帯状活性領域42と交差する方向に延在すると共に、帯状活性領域42の上面42a(半導体基板41の主面41a)を露出している。
溝部44Bは、溝部44Aと同じ形状とされており、2つの溝部44Aを両側から挟み込むように配置されている。
溝部44A,44Bは、帯状活性領域42と交差する方向に延在すると共に、帯状活性領域42の上面42a(半導体基板41の主面41a)を露出している。
溝部44Bは、溝部44Aと同じ形状とされており、2つの溝部44Aを両側から挟み込むように配置されている。
次いで、図13に示す工程では、エッチング用マスク44を介した異方性エッチング(具体的には、ドライエッチング)により、エッチング用マスク44から露出された半導体基板41及び素子分離領域(図示せず)をエッチングする。
これにより、半導体基板41に、溝部44Aの下方に配置されたゲート電極用溝46と、溝部44Bの下方に配置されたダミーゲート電極用溝47と、が一括形成される。
これにより、半導体基板41に、溝部44Aの下方に配置されたゲート電極用溝46と、溝部44Bの下方に配置されたダミーゲート電極用溝47と、が一括形成される。
このとき、ゲート電極用溝46及びダミーゲート電極用溝47は、その深さが素子分離領域(図示せず)の深さよりも浅くなるように形成する。
また、図12に示す帯状活性領域42にダミーゲート電極用溝47を形成することで、帯状活性領域42が複数に分割されて、複数の活性領域49が形成される。
また、図12に示す帯状活性領域42にダミーゲート電極用溝47を形成することで、帯状活性領域42が複数に分割されて、複数の活性領域49が形成される。
次いで、図14に示す工程では、周知の手法により、ゲート電極用溝46の内面46aを覆うゲート絶縁膜51と、ダミーゲート電極用溝47の内面47aを覆うダミー用ゲート絶縁膜52と、を一括形成する。
ゲート絶縁膜51及びダミー用ゲート絶縁膜52としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜51及びダミー用ゲート絶縁膜52としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
次いで、周知の手法により、ゲート絶縁膜51を介して、ゲート電極用溝46の下部46Aを埋め込む第1及び第2の導電膜55,56よりなる埋め込み型ゲート電極58と、ダミーゲート電極用溝47の下部47Aを埋め込む第1及び第2の導電膜55,56よりなるダミーゲート電極59と、を一括形成する。これにより、1つの活性領域49に、2つの埋め込み型ゲート電極58が形成される。
また、第1の導電膜55としては、例えば、窒化チタン膜(TiN膜)を用いることができる。この場合、第2の導電膜56としては、例えば、タングステン膜(W膜)を用いることができる。
次いで、図15に示す工程では、周知の手法により、ゲート電極用溝46の上部46B(埋め込み型ゲート電極58の上面58aを含む)、ダミーゲート電極用溝47の上部47B(ダミーゲート電極59の上面59aを含む)、及びエッチング用マスク44を覆う第1のライナー膜62(例えば、シリコン窒化膜(SiN膜))を形成する。
このとき、第1のライナー膜62は、ゲート電極用溝46及びダミーゲート電極用溝47を埋め込まない厚さで形成する。
このとき、第1のライナー膜62は、ゲート電極用溝46及びダミーゲート電極用溝47を埋め込まない厚さで形成する。
次いで、周知の手法により、第1のライナー膜62を介して、ゲート電極用溝46の上部46B及びダミーゲート電極用溝47の上部47Bを埋め込む厚さとされた絶縁膜63(例えば、シリコン酸化膜(SiO2膜))を成膜する。
このとき、半導体基板41の主面41a(活性領域49の上面49a)よりも上方に、余分な絶縁膜63が成膜される。
このとき、半導体基板41の主面41a(活性領域49の上面49a)よりも上方に、余分な絶縁膜63が成膜される。
次いで、図16に示す工程では、エッチバックにより、図15に示す第1のライナー膜62及び絶縁膜63のうち、半導体基板41の主面41aよりも上方に形成された余分な第1のライナー膜62及び絶縁膜63を除去することで、ゲート電極用溝46の上部46B及びダミーゲート電極用溝47の上部47Bのみに絶縁膜63を残存させる。
これにより、第1のライナー膜62を介して、ゲート電極用溝46の上部46B及びダミーゲート電極用溝47の上部47Bを埋め込み、絶縁膜63よりなる埋め込み絶縁膜65が形成される。
このとき、埋め込み絶縁膜65の上面65aは、半導体基板41の主面41a(活性領域49の上面49a)に対して面一となる。
このとき、埋め込み絶縁膜65の上面65aは、半導体基板41の主面41a(活性領域49の上面49a)に対して面一となる。
次いで、図17に示す工程では、図16に示すエッチング用マスク44を除去することで、活性領域49の上面49aを露出させる。
次いで、イオン注入法により、活性領域49の上面49aに、n型不純物(例えば、リン(P))をドープすることで、埋め込み型ゲート電極58とダミーゲート電極59との間に位置する活性領域49に配置された第1の不純物拡散領域67と、埋め込み型ゲート電極58間に位置する活性領域49に配置された第2の不純物拡散領域68と、が一括形成される。
次いで、イオン注入法により、活性領域49の上面49aに、n型不純物(例えば、リン(P))をドープすることで、埋め込み型ゲート電極58とダミーゲート電極59との間に位置する活性領域49に配置された第1の不純物拡散領域67と、埋め込み型ゲート電極58間に位置する活性領域49に配置された第2の不純物拡散領域68と、が一括形成される。
つまり、1つの活性領域49に、上面67aが活性領域49の上面49aと一致する2つの第1の不純物拡散領域67と、上面68aが活性領域49の上面49aと一致する1つの第2の不純物拡散領域68と、が形成される。
これにより、1つの活性領域49に、ゲート絶縁膜51、埋め込み型ゲート電極58、第1の不純物拡散領域67、及び第2の不純物拡散領域68を有するセルトランジスタ71(選択トランジスタ)が2つ形成される。
また、第2の不純物拡散領域68は、同一の活性領域49に形成された2つのセルトランジスタ71の共通の不純物拡散領域である。
また、第2の不純物拡散領域68は、同一の活性領域49に形成された2つのセルトランジスタ71の共通の不純物拡散領域である。
次いで、図18に示す工程では、周知の手法により、図17に示す構造体の上面(具体的には、素子分離領域(図示せず)の上面、埋め込み絶縁膜65の上面65a、及び第1の不純物拡散領域67の上面67a)に、第2の不純物拡散領域68の上面68aを露出するビットコン開口部73Aを有したビットコン用層間絶縁膜73を形成する。
このとき、ビットコン用層間絶縁膜73の母材としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
このとき、ビットコン用層間絶縁膜73の母材としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
次いで、図19Aに示す工程では、周知の手法により、ビットコン開口部73Aを埋め込むように配置され、下端が第2の不純物拡散領域68の上面68aと接触するビットコンタクト76と、ビットコン用層間絶縁膜73の上面73aに配置され、かつビットコンタクト76の上端と一体とされたビット線77と、ビット線77の上面77aを覆うキャップ絶縁膜79(シリコン窒化膜(SiN膜))と、を一括形成する。
キャップ絶縁膜79は、異方性エッチングにより、ビット線77を形成する際、エッチングマスクとして機能する。
また、ビット線77は、ビットコンタクト76を介して、第1の不純物拡散領域67と電気的に接続される。
キャップ絶縁膜79は、異方性エッチングにより、ビット線77を形成する際、エッチングマスクとして機能する。
また、ビット線77は、ビットコンタクト76を介して、第1の不純物拡散領域67と電気的に接続される。
また、図19Aに示す工程では、図19Bに示すように、埋め込み型ゲート電極58及びダミーゲート電極59の延在方向であるX方向に対して交差(図19Bの場合は、直交)するY方向に延在する導電パターンであるビット線77(第1の実施の形態で説明した導電パターン13に相当する)が複数形成される。複数のビット線77は、Y方向に対して所定の間隔で配置されている。
なお、半導体装置40の微細化が進展すると、ビット線77が狭ピッチで形成されるため、コンタクトホール93(図22参照)が形成されるビット線77間の間隔も狭くなる。
ビットコンタクト76の母材としては、例えば、ポリシリコン膜を用いることができる。また、ビット線77の母材としては、例えば、ポリシリコン膜と、窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次積層させた積層膜を用いることができる。
次いで、周知の手法により、キャップ絶縁膜79の側面(側壁)及びビット線77の側面(側壁)を覆うサイドウォール81を形成する。サイドウォール81の母材としては、シリコン窒化膜(SiN膜)を用いることができる。
これにより、シリコン窒化膜(SiN膜)を母材とし、かつキャップ絶縁膜79及びサイドウォール81よりなる保護膜83(第1の実施の形態で説明した保護膜14に相当する)が形成される。
これにより、シリコン窒化膜(SiN膜)を母材とし、かつキャップ絶縁膜79及びサイドウォール81よりなる保護膜83(第1の実施の形態で説明した保護膜14に相当する)が形成される。
次いで、図20に示す工程では、周知の手法により、ビットコン用層間絶縁膜73の上面73aに、キャップ絶縁膜79の上面79aに対して略面一とされた上面85aを有し、かつサイドウォール81の側面(側壁)を覆う第1の層間絶縁膜85を形成する。
具体的には、以下の方法により、第1の層間絶縁膜85を形成する。始めに、図19Aに示す構造体上に、キャップ絶縁膜79及びサイドウォール膜81を覆うように、SOG(Spin On Glass)法により、第1の層間絶縁膜85の母材となる塗布系絶縁膜(シリコン酸化膜)を塗布する。該塗布系絶縁膜を形成する際には、ポリシラザンを含有した塗布液を用いるとよい。
次いで、熱処理を行なうことで、該塗布系絶縁膜の膜質を緻密にし、その後、CMP法により、キャップ絶縁膜79上に塗布系絶縁膜(シリコン酸化膜)が残存するように、塗布系絶縁膜(シリコン酸化膜)を研磨して平坦化することで、平坦な上面85aを有し、かつ塗布系絶縁膜(シリコン酸化膜)よりなる第1の層間絶縁膜85を形成する。
このとき、キャップ絶縁膜79上に残存させる第1の層間絶縁膜85の厚さが、後述する図21に示すコンタクトホール形成用マスク91の厚さM2よりも厚くなるようにする。
このとき、キャップ絶縁膜79上に残存させる第1の層間絶縁膜85の厚さが、後述する図21に示すコンタクトホール形成用マスク91の厚さM2よりも厚くなるようにする。
第1の層間絶縁膜85の上面85aは、コンタクトホール93(図22参照)の形成領域に対応する第1の面85b(第1の実施の形態の図1に示す第1の面16bに相当する面)と、第1の面85bの周囲に位置するメモリセル領域に配置され、かつコンタクトホール93が形成されない第2の面85c(第1の実施の形態の図1に示す第2の面16cに相当する面)と、図示していない周辺回路領域に配置され、かつコンタクトホール93が形成されない第2の面(第1の実施の形態の図1に示す第2の面16dに相当する面)と、を有する。
次いで、図21に示す工程では、第1の実施の形態で説明した図2〜図8に示す工程と同様な処理を行う。
具体的には、第1の面85bを覆う第1のレジスト膜(図示せず)を形成し、次いで、第1の面85bを覆う第1のレジスト膜(図示せず)を介した異方性エッチングにより、第1の層間絶縁膜85のうち、メモリセル領域に配置された第2の面85c(図20参照)に対応する部分及び周辺回路領域の第2の面(図示せず)に対応する部分を掘り下げる。
具体的には、第1の面85bを覆う第1のレジスト膜(図示せず)を形成し、次いで、第1の面85bを覆う第1のレジスト膜(図示せず)を介した異方性エッチングにより、第1の層間絶縁膜85のうち、メモリセル領域に配置された第2の面85c(図20参照)に対応する部分及び周辺回路領域の第2の面(図示せず)に対応する部分を掘り下げる。
これにより、第1の面85bの周囲に位置する第1の層間絶縁膜85に凹部87を形成すると共に、周辺回路領域に凹部87よりも幅の広い凹部(図示せず)を形成する。凹部87の底面87aは、掘り下げられた第2の面85cと一致している。
なお、後述する図22に示すコンタクトホール93の深さが0.5μmの場合、凹部87の深さD3は、例えば、0.08μmとすることができる。
なお、後述する図22に示すコンタクトホール93の深さが0.5μmの場合、凹部87の深さD3は、例えば、0.08μmとすることができる。
次いで、メモリセル領域に形成された凹部87及び周辺回路領域に形成された凹部(図示せず)を埋め込む厚さで、ポリシリコン膜89を成膜する。
つまり、メモリセル領域及び周辺回路領域を覆うポリシリコン膜89を形成する。
つまり、メモリセル領域及び周辺回路領域を覆うポリシリコン膜89を形成する。
次いで、ポリシリコン膜89上に、上面が平坦な面とされた第2のレジスト膜(図示せず)を形成する。次いで、エッチバックにより、該第2のレジスト膜をエッチングすることで、キャップ絶縁膜79の上方に形成されたポリシリコン膜89の上面を露出させる。
これにより、周辺回路領域に形成された凹部(図示せず)には、第2のレジスト膜(図示せず)が残存する。
これにより、周辺回路領域に形成された凹部(図示せず)には、第2のレジスト膜(図示せず)が残存する。
次いで、周辺回路領域の凹部(図示せず)に残存する第2のレジスト膜をエッチングマスクとする異方性エッチング(例えば、ドライエッチング)により、第1の層間絶縁膜85の第1の面85bよりも上方に配置されたポリシリコン膜89を除去し、その後、第2のレジスト膜(図示せず)を除去する。
これにより、メモリセル領域に配置された凹部87及び周辺回路領域に配置された凹部(図示せず)を埋め込むポリシリコン膜89(言い換えれば、第1の層間絶縁膜85に埋設されたポリシリコン膜89)よりなるコンタクトホール形成用マスク91が形成される。
コンタクトホール形成用マスク91は、第1の層間絶縁膜85が有する複数の第1の面85bを露出している。
コンタクトホール形成用マスク91は、第1の層間絶縁膜85が有する複数の第1の面85bを露出している。
次いで、図22に示す工程では、コンタクトホール形成用マスク91を介した異方性エッチング(具体的には、ドライエッチング)により、図21に示す第1の面85bの下方に位置する第1の層間絶縁膜85をエッチングすることで、第1の不純物拡散領域67の上面67a(半導体基板41の主面41a)を露出し、かつ隣接するビット線77間に配置されたコンタクトホール93を複数形成する。
このとき、コンタクトホール93は、第1の不純物拡散領域67の上面67aの他に、埋め込み絶縁膜65の上面65aの一部、及びサイドウォール81の側面(側壁)を露出する。
このとき、コンタクトホール93は、第1の不純物拡散領域67の上面67aの他に、埋め込み絶縁膜65の上面65aの一部、及びサイドウォール81の側面(側壁)を露出する。
また、コンタクトホール93を形成する際のドライエッチングの条件としては、シリコン酸化膜(SiO2膜)がエッチングされやすく、かつシリコン窒化膜(SiN膜)がエッチングされにくいエッチング条件を用いるとよい。
これにより、シリコン窒化膜(SiN膜)よりなる保護膜83がエッチングストッパ膜として機能するため、保護膜83により複数のコンタクトホール93の位置を自己整合することができる。
これにより、シリコン窒化膜(SiN膜)よりなる保護膜83がエッチングストッパ膜として機能するため、保護膜83により複数のコンタクトホール93の位置を自己整合することができる。
次いで、図23に示す工程では、第1の実施の形態で説明した図10に示す工程と同様な処理を行うことで、複数のコンタクトホール93を導電膜94で埋め込む。
この段階では、コンタクトホール形成用マスク91の上面91aにも導電膜94が形成される。
この段階では、コンタクトホール形成用マスク91の上面91aにも導電膜94が形成される。
次いで、図24に示す工程では、CMP法により、図23に示すコンタクトホール形成用マスク91、キャップ絶縁膜79の上面79aよりも上方に配置された導電膜94、及びキャップ絶縁膜79の上面79aよりも上方に配置された第1の層間絶縁膜85を除去することで、複数のコンタクトホール93内のみに導電膜94を残存させる。
これにより、複数のコンタクトホール93に、導電膜94よりなり、下端が第1の不純物拡散領域67の上面67aと接触し、かつ上面96aがキャップ絶縁膜79の上面79aに対して面一とされた容量コンタクトプラグ96が形成される。
この段階において、図24に示す構造体の上面は、平坦な面とされる。つまり、CMP処理後の第1の層間絶縁膜85の上面85dは、キャップ絶縁膜79の上面79a及び容量コンタクトプラグ96の上面96aに対して面一となる。
この段階において、図24に示す構造体の上面は、平坦な面とされる。つまり、CMP処理後の第1の層間絶縁膜85の上面85dは、キャップ絶縁膜79の上面79a及び容量コンタクトプラグ96の上面96aに対して面一となる。
このように、半導体基板41の主面41aに配置されたビットコン用層間絶縁膜73上にビット線77を形成し、次いで、ビット線77の上面77a及び側面に、シリコン窒化膜(SiN膜)よりなる保護膜83(キャップ絶縁膜79及びサイドウォール81により構成された膜)を形成し、次いで、コンタクトホール93の形成領域に対応する第1の面85b、及び第1の面85bの周囲に位置するメモリセル領域に配置され、かつコンタクトホール93が形成されない第2の面85cを有する上面85aが平坦な面とされた第1の層間絶縁膜85を形成し、次いで、第1の層間絶縁膜85のうち、第2の面85cに対応する部分を掘り下げることで、第1の面85bの周囲に位置する第1の層間絶縁膜85に凹部87を形成し、その後、凹部87にポリシリコン膜89を埋め込むことで、ポリシリコン膜89よりなり、かつ第1の層間絶縁膜85に埋設されたコンタクトホール形成用マスク91(ハードマスク)を形成することにより、コンタクトホール形成用マスク91のうち、コンタクトホール93間の最小分離幅に配置される部分の厚さを、他の部分と同じ厚さにすることが可能となる。
これにより、コンタクトホール形成用マスク91を介した異方性エッチングにより、コンタクトホール93を形成した際、最小分離幅に配置されるコンタクトホール形成用マスク91の断線を抑制可能になると共に、最小分離幅におけるコンタクト径のばらつきを抑制可能となる。
また、ポリシリコン膜89は、第1の層間絶縁膜85を構成するシリコン酸化膜(SiO2膜)に対するエッチング選択比が高く、かつ技術的に薄膜化が可能な膜であるため、ポリシリコン膜89の厚さを薄くして、最小分離幅に位置するコンタクトホール形成用マスク91の曲がりを抑制することが可能となる。
特に、上記コンタクトホール93の形成方法は、コンタクトホール93の最小分離幅が50nm以下の場合に有効である。
特に、上記コンタクトホール93の形成方法は、コンタクトホール93の最小分離幅が50nm以下の場合に有効である。
したがって、上記方法により形成されたコンタクトホール93を導電膜94で埋め込み、その後、CMP法により、ビット線77の上方に形成されたキャップ絶縁膜79の上面79aが露出するまで研磨を行うことで、コンタクトホール93内に導電膜94よりなる容量コンタクトプラグ96を形成することにより、容量コンタクトプラグ96間の抵抗値のばらつきを抑制できると共に、隣接する容量コンタクトプラグ96間の短絡(ショート)を抑制できる。
次いで、図25に示す工程では、周知の手法により、第1の層間絶縁膜85の上面85aに、容量コンタクトプラグ96の上面96aの一部と接触する容量コンタクトパッド98を形成する。容量コンタクトパッド98は、1つの容量コンタクトプラグ96に対して1つ形成する。
これにより、容量コンタクトパッド98は、容量コンタクトプラグ96を介して、第1の不純物拡散領域67と電気的に接続される。
これにより、容量コンタクトパッド98は、容量コンタクトプラグ96を介して、第1の不純物拡散領域67と電気的に接続される。
次いで、図26に示す工程では、周知の手法により、キャップ絶縁膜79の上面79a、容量コンタクトプラグ96の上面96a、及び第1の層間絶縁膜85の上面85aに、容量コンタクトパッド98を覆うように、シリコン窒化膜(SiN膜)よりなるエッチングストッパ膜101を形成する。
これにより、エッチングストッパ膜101は、メモリセル領域及び周辺回路領域を覆うように配置される。
これにより、エッチングストッパ膜101は、メモリセル領域及び周辺回路領域を覆うように配置される。
次いで、周知の手法により、エッチングストッパ膜101上に、図示していないシリコン酸化膜(SiO2膜)を成膜する。該シリコン酸化膜(SiO2膜)の厚さは、例えば、厚さ1500nmとすることができる。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、容量コンタクトパッド98上に位置する該シリコン酸化膜(SiO2膜)及びエッチングストッパ膜101をエッチングすることで、容量コンタクトパッド98の上面98aを露出するシリンダ孔(図示せず)を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、容量コンタクトパッド98上に位置する該シリコン酸化膜(SiO2膜)及びエッチングストッパ膜101をエッチングすることで、容量コンタクトパッド98の上面98aを露出するシリンダ孔(図示せず)を形成する。
次いで、CVD(Chemical Vapor Deposition)法またはALD(Atomic Layer Deposition)法により、該シリンダ孔の内面、及び容量コンタクトパッド98の上面98aに、金属膜(例えば、窒化チタン膜(TiN膜))を成膜することで、該金属膜よりなり、かつ王冠形状とされた下部電極103を形成する。
なお、第2の実施の形態では、一例として、容量コンタクトパッド98を介して、容量コンタクトプラグ96上に下部電極103を形成した場合を例に挙げて説明したが、容量コンタクトパッド98を形成しないで、容量コンタクトプラグ96上に直接下部電極103を形成してもよい。
また、下部電極103の撚れや倒れを防止する為に、下部電極103の中段又は上段付近に複数の下部電極103の外周部と接するように、窒化膜(例えば、シリコン窒化膜)よりなるサポート膜を形成してもよい。
また、下部電極103の撚れや倒れを防止する為に、下部電極103の中段又は上段付近に複数の下部電極103の外周部と接するように、窒化膜(例えば、シリコン窒化膜)よりなるサポート膜を形成してもよい。
次いで、ウエットエッチングにより、該シリコン酸化膜(SiO2膜)を除去することで、エッチングストッパ膜101の上面101aを露出させる。
このとき、エッチングストッパ膜101が、該ウエットエッチング時にストッパとして機能するため、エッチングストッパ膜101の下層に配置された第1の層間絶縁膜85及びセルトランジスタ71がエッチングされて損傷することを防止できる。
このとき、エッチングストッパ膜101が、該ウエットエッチング時にストッパとして機能するため、エッチングストッパ膜101の下層に配置された第1の層間絶縁膜85及びセルトランジスタ71がエッチングされて損傷することを防止できる。
次いで、CVD法またはALD法により、エッチングストッパ膜101の上面101a、及び下部電極103の表面を覆う容量絶縁膜104を形成する。
具体的には、容量絶縁膜104は、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、チタン酸ストロンチウム(SrTiO3)、或いはこれらの積層膜を成膜することで形成する。
このとき、容量絶縁膜104は、下部電極103の内部を埋め込まない厚さで形成する。
具体的には、容量絶縁膜104は、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、チタン酸ストロンチウム(SrTiO3)、或いはこれらの積層膜を成膜することで形成する。
このとき、容量絶縁膜104は、下部電極103の内部を埋め込まない厚さで形成する。
次いで、CVD法またはALD法により、容量絶縁膜104の表面を覆うように、容量絶縁膜104が形成された下部電極103の内部、及び下部電極103間に形成された隙間(空間)を埋め込む厚さで、上面105aが平坦な面とされた上部電極105を形成する。
このとき、上部電極105は、上部電極105の上面105aの位置が容量絶縁膜104よりも上方に配置されるように形成する。
これにより、各容量コンタクトパッド98上に、下部電極103、容量絶縁膜104、及び上部電極105よりなるキャパシタ107が形成される。
このとき、上部電極105は、上部電極105の上面105aの位置が容量絶縁膜104よりも上方に配置されるように形成する。
これにより、各容量コンタクトパッド98上に、下部電極103、容量絶縁膜104、及び上部電極105よりなるキャパシタ107が形成される。
次いで、図27に示す工程では、上部電極105の上面105aを覆う第2の層間絶縁膜108を形成する。具体的には、CVD法により、シリコン酸化膜(SiO2膜)を成膜することで、該シリコン酸化膜(SiO2膜)よりなる第2の層間絶縁層108を形成する。
次いで、周知の手法により、第2の層間絶縁膜108に、上部電極105の上面105aを露出する開口部109を形成し、その後、開口部109を埋め込む第1のビアプラグ111を形成する。
次いで、周知の手法により、第2の層間絶縁膜108に、上部電極105の上面105aを露出する開口部109を形成し、その後、開口部109を埋め込む第1のビアプラグ111を形成する。
次いで、周知の手法により、第2の層間絶縁膜108の上面108aに配置され、かつ第1のビアプラグ111の上端と接続された第1の配線113と、第2の層間絶縁膜108の上面108a及び第1の配線113の一部を覆うように配置された第3の層間絶縁膜115と、第1の配線113上に位置する第3の層間絶縁膜115を貫通するように配置された第2のビアプラグ118と、第3の層間絶縁膜115の上面115aに配置され、かつ第2のビアプラグ118の上端と接続された第2の配線121と、を順次形成する。
これにより、第2の配線は、第2のビアプラグ118を介して、上部電極105と電気的に接続される。
これにより、第2の配線は、第2のビアプラグ118を介して、上部電極105と電気的に接続される。
その後、周知の手法により、第3の層間絶縁膜115の上面115aに、第2の配線121を覆うパッシベーション膜122を形成する。
具体的には、パッシベーション膜122として、例えば、ポリイミド膜、PSG膜、及びSi3N4膜等を形成する。
これにより、図27に示すように、メモリセル領域にメモリセル部40−1が完成し、第2の実施の形態の半導体装置40が製造される。
具体的には、パッシベーション膜122として、例えば、ポリイミド膜、PSG膜、及びSi3N4膜等を形成する。
これにより、図27に示すように、メモリセル領域にメモリセル部40−1が完成し、第2の実施の形態の半導体装置40が製造される。
第2の実施の形態の半導体装置の製造方法によれば、半導体基板41の主面41aに配置されたビットコン用層間絶縁膜73上にビット線77を形成し、次いで、ビット線77の上面77a及び側面に、シリコン窒化膜(SiN膜)よりなる保護膜83(キャップ絶縁膜79及びサイドウォール81により構成された膜)を形成し、次いで、コンタクトホール93の形成領域に対応する第1の面85b、及び第1の面85bの周囲に位置するメモリセル領域に配置され、かつコンタクトホール93が形成されない第2の面85cを有する上面85aが平坦な面とされた第1の層間絶縁膜85を形成し、次いで、第1の層間絶縁膜85のうち、第2の面85cに対応する部分を掘り下げることで、第1の面85bの周囲に位置する第1の層間絶縁膜85に凹部87を形成し、その後、凹部87にポリシリコン膜89を埋め込むことで、ポリシリコン膜89よりなり、かつ第1の層間絶縁膜85に埋設されたコンタクトホール形成用マスク91(ハードマスク)を形成することにより、コンタクトホール形成用マスク91のうち、コンタクトホール93間の最小分離幅に配置される部分の厚さを、他の部分と同じ厚さにすることが可能となる。
これにより、コンタクトホール形成用マスク91を介した異方性エッチングにより、コンタクトホール93を形成した際、最小分離幅に配置されるコンタクトホール形成用マスク91の断線を抑制可能になると共に、最小分離幅におけるコンタクト径のばらつきを抑制可能となる。
また、ポリシリコン膜89は、第1の層間絶縁膜85を構成するシリコン酸化膜(SiO2膜)に対するエッチング選択比が高く、かつ技術的に薄膜化が可能な膜であるため、ポリシリコン膜89の厚さを薄くして、最小分離幅に位置するコンタクトホール形成用マスク91の曲がりを抑制することが可能となる。
特に、上記コンタクトホール93の形成方法は、コンタクトホール93の最小分離幅が50nm以下の場合に有効である。
特に、上記コンタクトホール93の形成方法は、コンタクトホール93の最小分離幅が50nm以下の場合に有効である。
したがって、上記方法により形成されたコンタクトホール93を導電膜94で埋め込み、その後、CMP法により、ビット線77の上方に形成されたキャップ絶縁膜79の上面79aが露出するまで研磨を行うことで、コンタクトホール93内に導電膜94よりなる容量コンタクトプラグ96を形成することにより、容量コンタクトプラグ96間の抵抗値のばらつきを抑制できると共に、隣接する容量コンタクトプラグ96間の短絡(ショート)を抑制できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第2の実施の形態では、DRAMの一例として、図27に示す構造とされたDRAMを例に挙げて説明したが、本発明は、ビット線、容量コンタクトホール、及び容量コンタクトプラグを有するDRAMに適用可能であり、図27に示す構造とされたDRAMに限定されない。
本発明は、半導体装置の製造方法に適用可能である。
10,40…半導体装置、11,41…半導体基板、11a,41a…主面、13…導体パターン、13a,14a,16a,16e,24a,27a,27b,29a,36a,42a,49a,58a,59a,65a,67a,68a,73a,77a,79a,85a,85d,91a,96a,98a,101a,105a,108a,115a…上面、13b…側面、14,83…保護膜、16…層間絶縁膜、16b,85b…第1の面、16c,16d,85c…第2の面、17…第1のレジスト膜、21,22,87…凹部、22a,87a…底面、24,89…ポリシリコン膜、25…段差部、27…第2のレジスト膜、29,91…コンタクトホール形成用マスク、32,93…コンタクトホール、34,94…導電膜、36…コンタクトプラグ、40−1…メモリセル部、42…帯状活性領域、44…エッチング用マスク、44A,44B…溝部、46…ゲート電極用溝、46a,47a…内面、46A,47A…下部、46B,47B…下部、47…ダミーゲート電極用溝、49…活性領域、51…ゲート絶縁膜、52…ダミー用ゲート絶縁膜、55…第1の導電膜、56…第2の導電膜、58…埋め込み型ゲート電極、59…ダミーゲート電極、62…第1のライナー膜、63…絶縁膜、65…埋め込み絶縁膜、67…第1の不純物拡散領域、68…第2の不純物拡散領域、71…セルトランジスタ、73…ビットコン用層間絶縁膜、73A…ビットコン開口部、76…ビットコンタクト、77…ビット線、79…キャップ絶縁膜、81…サイドウォール、85…第1の層間絶縁膜、96…容量コンタクトプラグ、98…容量コンタクトパッド、101…エッチングストッパ膜、103…下部電極、104…容量絶縁膜、105…上部電極、107…キャパシタ、108…第2の層間絶縁膜、109…開口部、111…第1のビアプラグ、113…第1の配線、115…第3の層間絶縁膜、118…第2のビアプラグ、121…第2の配線、122…パッシベーション膜、D1,D2,D3…深さ、M1…厚さ
Claims (12)
- 半導体基板上に、コンタクトホールの形成領域に対応する第1の面、及び該第1の面の周囲に配置された第2の面を有する上面が平坦な面とされた層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち、前記第2の面に対応する部分を掘り下げることで、前記第1の面の周囲に位置する前記層間絶縁膜に凹部を形成する工程と、
前記凹部にポリシリコン膜を埋め込むことで、該ポリシリコン膜よりなり、かつ前記層間絶縁膜に埋設されたコンタクトホール形成用マスクを形成する工程と、
前記コンタクトホール形成用マスクを介した異方性エッチングにより、前記層間絶縁膜をエッチングすることで、前記半導体基板の主面を露出するコンタクトホールを形成する工程と、
前記コンタクトホールを導電膜で埋め込む工程と、
少なくとも前記凹部の底面よりも上方に配置された前記導電膜、及び前記コンタクトホール形成用マスクを除去することで、前記コンタクトホールに該導電膜よりなるコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜は、シリコン酸化膜を用いて形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程の前に、前記半導体基板上に、前記第2の不純物拡散領域と電気的に接続され、かつ所定の方向に複数配列された導体パターンを形成する工程と、
シリコン窒化膜よりなり、かつ複数の前記導体パターンの上面及び側面を覆う保護膜を形成する工程と、
を有し、
前記コンタクトホールを形成する工程では、前記導体パターン間に該コンタクトホールを形成することを特徴とする請求項1または2記載の半導体装置の製造方法。 - 前記凹部を形成する工程は、前記層間絶縁膜上に前記第1の面を覆う第1のレジスト膜を形成する工程と、
前記第1のレジスト膜をマスクとする異方性エッチングにより、前記層間絶縁膜に前記凹部を形成する工程と、
前記凹部を形成後、前記第1のレジスト膜を除去する工程と、
を含むことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。 - 前記コンタクトホール形成用マスクを形成する工程は、前記層間絶縁膜の上面側に、前記凹部を埋め込む厚さで、前記ポリシリコン膜を成膜する工程と、
前記ポリシリコン膜に転写された段差部が埋め込まれる厚さで、上面が平坦な面とされた第2のレジスト膜を形成する工程と、
前記第2のレジスト膜をエッチバックすることで、前記第1の面の上方に形成された前記ポリシリコン膜の上面を露出させる工程と、
前記凹部に残存する前記第2のレジスト膜をマスクとする異方性エッチングにより、前記第1の面よりも上方に形成された前記ポリシリコン膜を除去する工程と、
前記ポリシリコン膜を除去する工程後に、前記第2のレジスト膜を除去する工程と、
を含むことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。 - 前記凹部を形成する工程では、前記コンタクトホール形成用マスクの厚さが所望の厚さとなるように、前記凹部の深さを調節することを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置の製造方法。
- 前記コンタクトプラグを形成する工程では、CMP法により、前記導体パターンの上方に形成された前記保護膜の上面が露出するまで研磨を行うことを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程の前に、前記半導体基板の主面に、前記コンタクトホールが露出する第1の不純物拡散領域と、第2の不純物拡散領域と、を形成する工程を有することを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程の前に、前記第1の不純物拡散領域が形成される領域と前記第2の不純物拡散領域が形成される領域との間に位置する前記半導体基板にゲート電極用溝を形成する工程と、
ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込む、埋め込み型ゲート電極を形成する工程と、
前記埋め込み型ゲート電極の上面を覆うように、前記ゲート電極用溝の上部を埋め込む、埋め込み絶縁膜を形成する工程と、
前記第1の不純物拡散領域の上面及び前記埋め込み絶縁膜の上面に、前記第2の不純物拡散領域の上面を露出するビットコン開口部を有するビットコン用層間絶縁膜を形成する工程と、
前記ビットコン用層間絶縁膜上に、前記ビットコン開口部を埋め込む厚さで、複数の前記導体パターンの母材となる導電膜を形成する工程と、
前記導電膜上に、前記導体パターンの上面に配置され、前記保護膜を構成するキャップ絶縁膜を形成する工程と、
を有し、
前記導体パターンを形成する工程では、前記キャップ絶縁膜をマスクとする異方性エッチングにより、前記導電膜をパターニングすることで、前記導体パターンとしてビット線を形成すると共に、前記ビットコン開口部に前記ビット線及び前記第2の不純物拡散領域と電気的に接続されたビットコンタクトを形成することを特徴とする請求項8記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程の前に、前記ビット線の側面、及び前記キャップ絶縁膜の側面を覆い、かつ前記保護膜を構成するサイドウォールを形成する工程を有することを特徴とする請求項9記載の半導体装置の製造方法。
- 前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程を有し、
前記コンタクトプラグを形成する工程では、前記コンタクトプラグとして容量コンタクトプラグを形成することを特徴とする請求項9または10記載の半導体装置の製造方法。 - 前記容量コンタクトパッド上に、キャパシタを形成する工程を有することを特徴とする請求項11記載の半導体装置の製造方法。
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JP2012131802A JP2013258185A (ja) | 2012-06-11 | 2012-06-11 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2020013997A (ja) * | 2018-07-17 | 2020-01-23 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体装置 |
-
2012
- 2012-06-11 JP JP2012131802A patent/JP2013258185A/ja active Pending
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JP2020013997A (ja) * | 2018-07-17 | 2020-01-23 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体装置 |
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