JP2020013997A - 半導体装置 - Google Patents

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Abstract

【課題】優れた特性を有する半導体装置を提供する。【解決手段】半導体装置は、第１の領域Ｉ及び第２の領域ＩＩを含む基板１００の第１の領域上に形成されたゲート電極構造物２７０と、ゲート電極構造物の上面を覆い、キャップパターン３１５と、キャップパターンの底面及び側壁を覆う第１のエッチング阻止パターン３０５とを備えるキャップ構造物３３５と、基板の第２の領域上に形成され、絶縁物質を含むアラインキー２１５と、基板の第２の領域上に形成され、アラインキーの側壁を覆い、第１の充填パターン３２５と、第１の充填パターンの底面及び側壁を覆う第２の充填パターン３１７と、第２の充填パターンの底面及び側壁を覆う第２のエッチング阻止パターン３０７とを備える充填構造物３４０と、を含む。【選択図】図２０

Description

本発明は、半導体装置に関する。より詳しくは、本発明は、導電パターン上を覆うキャップ膜を含む半導体装置に関する。
半導体装置の製造において、絶縁膜をパターニングして、アラインキーを形成する場合、後続工程で前記アラインキーの高さを維持するのが重要である。ところが、例えば、後続の研磨工程で、前記アラインキーの殆どが除去されて、元々の高さが維持されないことがあり、アラインキーの役割を果たせないことがあった。
本発明の課題は、優れた特性を有する半導体装置を提供することにある。
前記本発明の課題を達成するための実施例による半導体装置は、第１及び第２の領域を含む基板の前記第１の領域上に形成されたゲート電極構造物と；前記ゲート電極構造物の上面を覆い、キャップパターンと、前記キャップパターンの底面及び側壁を覆う第１のエッチング阻止パターンとを備えるキャップ構造物と；前記基板の第２の領域上に形成され、絶縁物質を含むアラインキーと；前記基板の第２の領域上に形成され、前記アラインキーの側壁を覆い、第１の充填パターンと、前記第１の充填パターンの底面及び側壁を覆う第２の充填パターンと、前記第２の充填パターンの底面及び側壁を覆う第２のエッチング阻止パターンとを備える充填構造物と；を含む。
また、前記本発明の課題を達成するための他の実施例による半導体装置は、第１及び第２の領域を含む基板の前記第１の領域上に形成された導電構造物と；前記導電構造物の上面を覆い、シリコン酸炭化物(SiOC)を有するキャップパターンと、前記キャップパターンの底面及び側壁を覆い、前記キャップパターンに対して、第１のエッチング選択比を有する物質を含む第１のエッチング阻止パターンとを備えるキャップ構造物と；前記基板の第２の領域上に形成され、前記キャップパターンに対して、前記第１のエッチング選択比よりも低い第２のエッチング選択比を有する物質を備えるアラインキーと；前記基板の第２の領域上に形成され、前記アラインキーの側壁を覆い、第１の充填パターンと、前記第１の充填パターンの底面及び側壁を覆い、前記キャップパターンと同一の物質を有する第２の充填パターンと、前記第２の充填パターンの底面及び側壁を覆い、前記第１のエッチング阻止パターンと同一の物質を含む第２のエッチング阻止パターンとを備える充填構造物と；を含む。
更に、前記本発明の課題を達成するための他の実施例による半導体装置は、 基板上に形成された素子分離パターンにより、前記基板上で定義されるアクティブ領域と；前記アクティブ領域及び前記素子分離パターン上に形成されたゲート電極構造物と；前記ゲート電極構造物の上面を覆い、シリコン酸炭化物(SiOC)を含むキャップパターンと、前記キャップパターンの底面及び側壁を覆い、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、又はシリコン炭窒化物(SiCN)を含むエッチング阻止パターンを備えるキャップ構造物と；前記ゲート電極構造物に隣接する前記アクティブ領域上に形成されたソース/ドレイン層と；を含む。
本発明による半導体装置製造方法で用いられるアラインキーは、ＣＭＰ工程などによっては除去されず、元々の高さを維持することができ、これによって、前記半導体装置は、当初所望のサイズ及び形状を有する素子を確保することができる。
但し、本発明の効果は、上述した効果に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で様々に拡張される。
図１は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図２は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図３は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図４は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図５は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図６は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図７は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図８は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図９は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１０は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図１１は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１２は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図１３は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図１４は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１５は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１６は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１７は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１８は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図１９は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図２０は、本発明の実施例による半導体装置の製造方法のステップを説明するための断面図である。 図２１は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図２２は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図２３は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図２４は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。 図２５は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。
以下、添付の図面を参照して、本発明の好適な実施例について詳細に説明する。
実施例
図１乃至図２０は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図及び断面図である。具体的に、図１、４、７、１０、及び１３は平面図であり、図２−３、５−６、８−９、１１−１２、及び１４−２０は、断面図である。
ここで、図２、８、１１、及び１４は、対応する各平面図のＡ−Ａ’線に沿った断面図であり、図３、５、９、１２及び１５−２０は、対応する各平面図のＢ-Ｂ’線に沿った断面図であり、図６は、対応する平面図のＣ−Ｃ’線に沿った断面図である。
図１乃至図３に示すように、第１及び第２領域(I、II)を含む基板１００の上部を部分的にエッチングして、アクティブフィン１０５を形成する。これによって、アクティブフィン１０５は、基板１００の上面に対して垂直な垂直方向に突出し、基板１００と実質的に同一の物質を含むことができる。
基板１００は、シリコン、ゲルマニウム、シリコン-ゲルマニウム、又は、ＧａＰ、ＧａＡｓ、ＧａＳｂなどのようなIII-V族化合物を含む。また、基板１００は、シリコンオンインシュレータ(Silicon-On-Insulator: SOI)基板、又はゲルマニウムオンインシュレータ (Germanium-On-Insulator: GOI)基板である。
本発明の実施例において、基板１００の第１領域(I)は、素子が形成されるチップ領域であり、基板１００の第２領域(II)は、前記チップ領域を取り囲むスクライブレーン領域である。しかし、基板１００の第１及び第２領域(I、II)がいずれも、素子が形成されるチップ領域の一部であってもよい。
本発明の実施例において、第１のエッチングマスク(図示せず)を用いて、基板１００の上部をエッチングすることによって、アクティブフィン１０５を形成する。アクティブフィン１０５は、基板１００の上面に平行な第１の方向に延在され、基板１００の上面に平行で、前記第１の方向と交差する第２の方向に沿って複数個で形成される。また、前記第１及び第２の方向は、互いに直交している。
前記第２の方向に沿って形成されたアクティブフィン１０５の間には、第１のリセス１１０が形成される。すなわち、第１のリセス１１０により、アクティブフィン１０５は、前記第２の方向に互いに離隔している。
以後、第２のエッチングマスク(図示せず)を用いて、アクティブフィン１０５の一部をエッチングすることによって、これらを除去する。ここで、除去されるアクティブフィン１０５の下部の基板１００も、部分的に除去される。本発明の実施例においては、基板１００の第１の領域(I)内に形成されたアクティブフィン１０５の一部と、基板１００の第２の領域(II)内に形成されたアクティブフィン１０５とが除去される。
以後、第１のリセス１１０を充填し、残留するアクティブフィン１０５を覆う素子分離膜を、基板１００上に形成した後で、各アクティブフィン１０５の上部が露出するように、前記素子分離膜を除去することによって、基板１００の第１の領域(I)上において、第１のリセス１１０の下部を充填し、基板１００の第２の領域(II)を覆う素子分離パターン１２０を形成する。
前記素子分離膜は、例えば、シリコン酸化物のような酸化物を含む。本発明の実施例において、前記素子分離膜の上部は、化学機械的研磨(Chemical Mechanical Polishing:ＣＭＰ)工程、及びエッチバック工程により除去される。
素子分離パターン１２０が形成されることによって、アクティブフィン１０５は、素子分離パターン１２０により、側壁が取り囲まれた下部アクティブパターン１０５ｂと、前記垂直方向に沿って、素子分離パターン１２０の上面に突出した上部アクティブパターン１０５ａとを含む。
図４乃至図６に示すように、アクティブフィン１０５及び素子分離パターン１２０上に、ダミーゲート構造物１６０を形成する。
ダミーゲート構造物１６０は、アクティブフィン１０５及び素子分離パターン１２０上に、ダミーゲート絶縁膜、ダミーゲート電極膜、及びダミーゲートマスク膜を順次に形成し、前記ダミーゲートマスク膜をパターニングして、ダミーゲートマスク１５０を形成した後で、これをエッチングマスクとして用いて、前記ダミーゲート電極膜、及び前記ダミーゲート絶縁膜を順次にエッチングすることによって形成することができる。
これによって、基板１００上には、順次に積層されたダミーゲート絶縁パターン１３０と、ダミーゲート電極１４０と、ダミーゲートマスク１５０とを含むダミーゲート構造物１６０が形成される。
前記ダミーゲート絶縁膜は、例えば、シリコン酸化物のような酸化物を含み、前記ダミーゲート電極膜は、例えば、ポリシリコンを含み、前記ダミーゲートマスク膜は、例えば、シリコン窒化物のような窒化物を含むことができる。
前記ダミーゲート絶縁膜は、化学気相蒸着(Chemical Vapor Deposition: ＣＶＤ)工程、原子層蒸着(Atomic Layer Deposition: ＡＬＤ)工程などにより形成される。これとは異なり、前記ダミーゲート絶縁膜は、アクティブフィン１０５の上部アクティブパターン１０５ａに対する熱酸化工程によって形成され、この場合、前記ダミーゲート絶縁膜は、上部アクティブパターン１０５ａの上面にのみ形成される。一方、前記ダミーゲート電極膜及び前記ダミーゲートマスク膜も、化学気相蒸着(ＣＶＤ)工程、原子層蒸着(ＡＬＤ)工程によって形成される。
本発明の実施例において、ダミーゲート構造物１６０は、基板１００の第１の領域(I)内から前記第２の方向に延在し、前記第１の方向に沿って、複数個で形成される。
図７乃至図９に示すように、アクティブフィン１０５及び素子分離パターン１２０上に、ダミーゲート構造物１６０を覆うスペーサ膜を形成した後、これを異方性エッチングすることによって、ダミーゲート構造物１６０の前記第１の方向への両側壁上にそれぞれ、ゲートスペーサ１７０を形成する。この時、上部アクティブパターン１０５ａの前記第２の方向への両側壁上にはそれぞれ、フィンスペーサ１８０が形成される。
前記スペーサ膜は、例えば、シリコン窒化物のような窒化物を含む。一つの実施例において、前記スペーサ膜は、窒化物及び/又は酸化物をそれぞれ含む複数の層が積層された構造を有することができる。
以後、ゲートスペーサ１７０に隣接したアクティブフィン１０５の上部をエッチングして、第２のリセス１９０を形成する。
図面においては、アクティブフィン１０５のうち、上部アクティブパターン１０５ａの一部だけがエッチングされ、第２のリセス１９０が形成されることによって、第２のリセス１９０の底面が、下部アクティブパターン１０５ｂの上面よりも高く示されているが、本発明の概念は、これに限定されるものではない。すなわち、第２のリセス１９０は、上部アクティブパターン１０５ａだけでなく、下部アクティブパターン１０５ｂの一部も共にエッチングして形成され、これによって、第２のリセス１９０の底面の高さが、第２のリセス１９０が形成されていない下部アクティブパターン１０５ｂの高さよりも低いこともある。
一方、第２のリセス１９０の形成に際して、上部アクティブパターン１０５ａの前記第２の方向への両側壁上にそれぞれ形成されたフィンスペーサ１８０も、部分的に除去されて、一部が残留するか、完全に除去される。
本発明の実施例において、第２のリセス１９０を形成するエッチング工程は、ゲートスペーサ１７０及びフィンスペーサ１８０を形成するエッチング工程と原位置（ｉｎ−ｓｉｔｕ）で行うことができる。
図１０乃至図１２に示すように、第２のリセス１９０を充填するソース/ドレイン層２００を形成する。
本発明の実施例において、ソース/ドレイン層２００は、第２のリセス１９０によって露出したアクティブフィン１０５の上面に、シードとして用いる選択エピタキシャル成長(Selective Epitaxial Growth: ＳＥＧ)工程を行うことによって形成される。
前記選択エピタキシャル成長(SEG)工程は、シリコンソースガス、ゲルマニウムソースガス、エッチングガス、及びキャリアガスを供給して行い、これにより、ソース/ドレイン層２００として、単結晶のシリコン-ゲルマニウム層が形成される。また、前記選択エピタキシャル成長(SEG)工程は、ｐ型不純物ソースガスを共に使用することができ、これによって、ソース/ドレイン層２００として、ｐ型不純物がドープされた単結晶シリコン-ゲルマニウム層が形成される。
これとは異なり、前記選択エピタキシャル成長(SEG)工程は、シリコンソースガス、炭素ソースガス、エッチングガス、及びキャリアガスを用いて行うことができ、これにより、ソース/ドレイン層２００として、単結晶シリコン炭化物層が形成される。また、前記選択エピタキシャル成長(SEG)工程は、ｎ型不純物ソースガスを共に使用することができ、これにより、ソース/ドレイン層２００として、ｎ型不純物がドープされた単結晶シリコン炭化物層が形成される。あるいは、選択エピタキシャル成長(SEG)工程は、シリコンソースガス、エッチングガス、及びキャリアガスを用いて行うことができ、これにより、ソース/ドレイン層２００として、単結晶シリコン層が形成される。この場合でも、ｎ型不純物ソースガスを共に用いて、ｎ型不純物がドープされた単結晶シリコン層が形成される。
ソース/ドレイン層２００は、垂直方向のみならず、水平方向にも成長して、第２のリセス１９０を充填し、上部が、ゲートスペーサ１７０の側壁に接触する。本発明の実施例において、ソース/ドレイン層２００は、前記第２の方向に沿った断面が、五角形状に類似した形状を有する。
前記第２の方向に互いに隣り合うアクティブフィン１０５間の距離が小さい場合、各アクティブフィン１０５上に成長する各ソース/ドレイン層２００は、互いに連結併合される。図面上には、前記第２の方向に互いに隣り合う２つのアクティブフィン１０５の上部にそれぞれ成長した２つのソース/ドレイン層２００が互いに併合していることが示されているが、本発明の概念は、これに限定されるものではなく、任意の複数のソース/ドレイン層２００が互いに併合されてもよい。
以後、ダミーゲート構造物１６０、ゲートスペーサ１７０、フィンスペーサ１８０、及びソース/ドレイン層２００を覆う第１の層間絶縁膜２１０を、アクティブフィン１０５及び素子分離パターン１２０上に、十分な高さで形成した後、ダミーゲート構造物１６０に含まれるダミーゲート電極１４０の上面が露出するまで、第１の層間絶縁膜２１０を平坦化する。この時、ダミーゲートマスク１５０も共に除去される。
一方、互いに併合されたソース/ドレイン層２００と素子分離パターン１２０の間には、第１の層間絶縁膜２１０が完全に充填していないことがあり、これによって、エアギャップ２２０が形成される。
第１の層間絶縁膜２１０は、例えば、トーズ(TOSZ)のようなシリコン酸化物を含む。これとは異なり、第１の層間絶縁膜２１０は、シリコン酸化物の誘電定数よりも低い誘電定数、すなわち、約３.９以下の誘電定数を有する低誘電物質を含んでもよい。すなわち、第１の層間絶縁膜２１０は、フッ素又は炭素がドープされたシリコン酸化物、多孔性シリコン酸化物、スピンオン有機ポリマー、ＨＳＳＱ(Hydrogen Silsesquioxane)、ＭＳＳＱ(Methyl Silsesquioxane)などのような無機ポリマーを含む。あるいは、第１の層間絶縁膜２１０は、シリコン酸化物を含む第１の膜、及び低誘電物質を含む第２の膜が順次に積層された構造を有する。一方、前記平坦化工程は、化学機械的研磨(ＣＭＰ)工程、及び/又はエッチバック工程により行われる。
図１３乃至図１５に示すように、露出したダミーゲート電極１４０、及びその下部のダミーゲート絶縁パターン１３０を除去して、ゲートスペーサ１７０の内側壁及びアクティブフィン１０５の上面を露出させる第１の開口を形成した後で、前記第１の開口を充填するゲート電極構造物２７０を形成する。
本発明の実施例において、ダミーゲート電極１４０及びその下部のダミーゲート絶縁パターン１３０は、ドライエッチング工程及びウェットエッチング工程で除去され、前記ドライエッチング工程は、例えばフッ酸(ＨＦ)を用いて行われる。
ゲート電極構造物２７０は、前記第１の開口によって露出したアクティブフィン１０５の上面に対する熱酸化工程を行って、インタフェースパターン２３０を形成した後でインタフェースパターン２３０、素子分離パターン１２０、ゲートスペーサ１７０、及び第１の層間絶縁膜２１０上に、ゲート絶縁膜及び仕事関数調節膜を順次に形成して、前記第１の開口の残りの部分を十分充填するゲート電極膜を、前記仕事関数調節膜上に形成する。
前記仕事関数調節膜及び前記ゲート電極膜は、化学気相蒸着(ＣＶＤ)工程、原子層蒸着(ＡＬＤ)工程、物理気相蒸着(ＰＶＤ)工程などにより形成する。以後、前記ゲート電極膜に対して、急速熱処理(Rapid Thermal Annealing:ＲＴＡ)工程、スパイクＲＴＡ(spike-RTA)工程、フラッシュＲＴＡ工程、又はレーザアニリング(laser annealing)工程などのような熱処理工程を、更に行うことができる。
一方、インタフェースパターン２３０は、前記ゲート絶縁膜又は前記ゲート電極膜と同様に、熱酸化工程の代わりに、化学気相蒸着(ＣＶＤ)工程又は原子層蒸着(ＡＬＤ)工程などによって形成され、この場合、インタフェースパターン２３０は、アクティブフィン１０５の上面だけでなく、基板１００の第１の領域(I)上の素子分離パターン１２０の上面、及びゲートスペーサ１７０の内側壁上にも形成される。これとは異なり、インタフェースパターン２３０は、形成されないこともある。
以後、第１の層間絶縁膜２１０の上面が露出するまで、前記ゲート電極膜、前記仕事関数調節膜、及び前記ゲート絶縁膜を平坦化して、インタフェースパターン２３０の上面、素子分離パターン１２０の上面、及びゲートスペーサ１７０の内側壁上に順次に積層されたゲート絶縁パターン２４０、及び仕事関数調節パターン２５０を形成し、仕事関数調節パターン２５０上に、前記第１の開口の残りの部分を充填するゲート電極２６０を形成する。
順次に積層されたインタフェースパターン２３０、ゲート絶縁パターン２４０、仕事関数調節パターン２５０、及びゲート電極２６０は、ゲート電極構造物２７０を形成し、ソース/ドレイン層２００と共に、トランジスタを形成する。前記トランジスタは、ソース/ドレイン層２００の導電型によって、ＰＭＯＳトランジスタ、又はＮＭＯＳトランジスタを形成する。
図１６に示すように、ゲート電極構造物２７０及びゲートスペーサ１７０の上部を除去して、第３のリセス２８０を形成し、基板１００の第２の領域(II)上の素子分離パターン１２０を部分的に除去して、素子分離パターン１２０の上面を露出させる第２の開口２８５を形成する。
これによって、基板１００の第２の領域(II)上、すなわち、第２の開口２８５が形成されるときに除去されていない素子分離パターン１２０上には、アラインキー２１５が形成される。
本発明の実施例において、第３のリセス２８０及び第２の開口２８５は、同一のエッチング工程、例えば、ドライエッチング工程で同時に形成される。これとは異なり、第３のリセス２８０及び第２の開口２８５は、互いに異なるエッチング工程で順次に形成されてもよい。
本発明の実施例において、第３のリセス２８０の第１の幅(Ｗ１)は、第２の開口２８５の第２の幅(Ｗ２)よりも小さい。
図１７に示すように、第３のリセス２８０及び第２の開口２８５の底面及び側壁、第１の層間絶縁膜２１０及びアラインキー２１５の上面上に、エッチング阻止膜３００を形成し、エッチング阻止膜３００上に、第１の絶縁膜３１０及び第２の絶縁膜３２０を順次に積層する。
本発明の実施例において、エッチング阻止膜３００は、第３のリセス２８０及び第２の開口２８５の底面及び側壁上にコンフォーマルに形成され、第１の絶縁膜３１０は、第３のリセス２８０を充填し、第２の開口２８５は部分的に充填するように、その底面及び側壁上に形成され、第２の絶縁膜３２０は、第２の開口２８５の残りの部分を充填する。
第１の絶縁膜３１０は、絶縁性が高く、エッチング率の低い物質、例えば、シリコン酸炭化物(SiOC)を含む。シリコン酸炭化物(SiOC)は、疎水性が強いため、後続の研磨工程で研磨され難いことがある。これによって、シリコン酸炭化物(SiOC)を含む第１の絶縁膜３１０は、大きい厚さで形成されてはいないので、相対的に大きい幅を有する第２の開口２８５を完全に充填せず、部分的にのみ充填することがある。
エッチング阻止膜３００は、第１の絶縁膜３１０に対して高いエッチング選択比を有する物質、例えば、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、シリコン炭窒化物(SiCN)などのような窒化物を含む。第２の絶縁膜３２０は、ギャップフィル特性に優れる物質、例えば、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)のような酸化物を含む。
図１８に示すように、第２の絶縁膜３２０及び第１の絶縁膜３１０を平坦化し、これによって、第３のリセス２８０内には、キャップパターン３１５が形成され、第２の開口２８５内には、第１の充填パターン３２５、及びこの底面及び側壁を覆う第２の充填パターン３１７が形成される。
本発明の実施例において、前記平坦化工程は、ＣＭＰ工程を含み、前記ＣＭＰ工程は、エッチング阻止膜３００の上面が露出するまで行われる。前記ＣＭＰ工程は、第１の層間絶縁膜２１０及びアラインキー２１５の上面にそれぞれ形成されたエッチング阻止膜３００を研磨終点として行い、これによって、アラインキー２１５は、前記ＣＭＰ工程により除去されず、元々の高さを維持することができる。
また、前記ＣＭＰ工程時、アラインキー２１５を取り囲む第２の開口２８５は、エッチング阻止膜３００、及び第１及び第２の絶縁膜３１０、３２０によって埋め立てられているので、基板１００の第１の領域(I)と比較して、高い圧力が印加されず、これによって、前記平坦化工程が均一に行える。
前記ＣＭＰ工程で使われるスラリは、例えば、SiOx、AlxOy、CexOyなどの研磨剤を含み、前記スラリは、例えば、２〜１０のＰＨ値を有する。
図１９に示すように、前記露出したエッチング阻止膜３００を除去することで、第３のリセス２８０内に、第１のエッチング阻止パターン３０５が形成され、第２の開口２８５内に、第２のエッチング阻止パターン３０７が形成される。
前記露出したエッチング阻止膜３００は、例えば、ドライエッチング工程によって除去されるか、ＣＭＰ工程によって除去される。エッチング阻止膜３００は、例えば、窒化物を含み、例えば、酸化物を含むアラインキー２１５に対して、高いエッチング選択比を有する。これによって、前記露出したエッチング阻止膜３００を除去する工程において、アラインキー２１５は殆ど除去されず、元々の高さを維持することができる。
一方、基板１００の第１の領域(I)上に形成されたゲート電極構造物２７０、及びゲートスペーサ１７０の上面を露出させる第３のリセス２８０の底面及び側壁上には、第１のエッチング阻止パターン３０５がコンフォーマルに形成され、第１のエッチング阻止パターン３０５上には、第３のリセス２８０の残りの部分を充填するキャップパターン３１５が形成される。これらは共に、キャップ構造物３３５を形成することができる。ゲート電極構造物２７０、ゲートスペーサ１７０、及びキャップ構造物３３５は、共にゲート構造物を形成する。
また、基板１００の第２の領域(II)上に形成されたアラインキー２１５を取り囲み、基板１００の上面を露出させる第２の開口２８５の底面及び側壁上には、第２のエッチング阻止パターン３０７がコンフォーマルに形成され、第２のエッチング阻止パターン３０７上には、第２の充填パターン３１７が形成され、第２の充填パターン３１７上には、第２の開口２８５の残りの部分を充填する第１の充填パターン３２５が形成される。これらは共に、充填構造物３４０を形成する。
図１８及び図１９において説明された工程とは異なり、第１の絶縁膜３１０の上面が露出するまで、第２の絶縁膜３２０を平坦化した後で、第１の絶縁膜３１０及びエッチング阻止膜３００の上部を除去することができる。
図２０に示すように、キャップ構造物３３５、第１の層間絶縁膜２１０、アラインキー２１５、及び充填構造物３４０上に、第２の層間絶縁膜３５０を形成した後で、第２の層間絶縁膜３５０及び第１の層間絶縁膜２１０を貫通して、ソース/ドレイン層２００の上面に接触する第１のコンタクトプラグ３８０を形成する。
以後、第１のコンタクトプラグ３８０及び第２の層間絶縁膜３５０上に、第３の層間絶縁膜３９０を形成した後で、第３の層間絶縁膜３９０、第２の層間絶縁膜３５０、及びキャップ構造物３３５を貫通して、ゲート電極構造物２７０の上面に接触する第２のコンタクトプラグ４２０を形成する。
具体的には、第２の層間絶縁膜３５０及び第１の層間絶縁膜２１０を貫通して、ソース/ドレイン層２００の上面を露出させる第３の開口を形成し、前記露出したソース/ドレイン層２００の上面、前記第３の開口の側壁、及び第２の層間絶縁膜３５０の上面に、第１の金属膜を形成した後で、熱処理して、前記露出したソース/ドレイン層２００上に、金属シリサイドパターン２０５を形成する。前記第１の金属膜は、例えば、ニッケル、コバルト、チタンなどを含み、これにより、金属シリサイドパターン２０５は、ニッケルシリサイド、コバルトシリサイド、チタンシリサイドなどを含む。
前記第１の金属膜から未反応部分を除去した後で、金属シリサイドパターン２０５の上面、前記第３の開口の側壁、及び第２の層間絶縁膜３５０の上面に、第１のバリア膜を形成し、前記第１のバリア膜上に、前記第３の開口の残りの部分を充填する第２の金属膜を形成した後に、第２の層間絶縁膜３５０の上面が露出するまで、前記第２の金属膜及び前記第１のバリア膜を平坦化することができる。これによって、金属シリサイドパターン２０５の上面、及び前記第３の開口の側壁上に、第１のバリアパターン３６０が形成され、第１のバリアパターン３６０上に、前記第３の開口の残りの部分を充填する第２の金属パターン３７０が形成される。これらは共に、第１のコンタクトプラグ３８０を形成する。
また、第３の層間絶縁膜３９０、第２の層間絶縁膜３５０、及びキャップ構造物３３５を貫通して、ゲート電極構造物２７０の上面を露出させる第４開口を形成した後で、ゲート電極構造物２７０の上面、前記第４開口の側壁、及び第３の層間絶縁膜３９０の上面に、第２のバリア膜を形成し、前記第２のバリア膜上に、前記第４開口の残りの部分を充填する第３の金属膜を形成した後に、第３の層間絶縁膜３９０の上面が露出するまで、前記第３の金属膜及び前記第２のバリア膜を平坦化する。これにより、ゲート電極構造物２７０の上面及び前記第４開口の側壁上に、第２のバリアパターン４００が形成され、第２のバリアパターン４００上に、前記第４開口の残りの部分を充填する第３の金属パターン４１０が形成される。これらは共に、第２のコンタクトプラグ４２０を形成する。
第１及び第２のバリアパターン３６０、４００は、例えば、タンタル窒化物、チタン窒化物などのような金属窒化物を含み、第２及び第３の金属パターン３７０、４１０は、例えば、タングステン、銅、アルミニウムなどのような金属を含む。
前記の工程を行うことにより、前記半導体装置が完成する。
上述のように、ゲート電極構造物２７０を覆うキャップパターン３１５の形成のための第３のリセス２８０と比較して、アラインキー２１５の形成のための第２の開口２８５の幅がより大きくなり、これによって、第１の絶縁膜３１０を平坦化して形成されるキャップパターン３１５が、第３のリセス２８０を完全に埋め立てることに対して、第１の絶縁膜３１０を平坦化して形成される第２の充填パターン３１７は、第２の開口２８５を完全に埋め立てないことがある。しかし、本発明の実施例において、第２の開口２８５の残りの部分を充填する第２の絶縁膜３２０を、第１の絶縁膜３１０上に更に形成することで、ＣＭＰ工程時、アラインキー２１５に圧力が集中して、早く研磨されることを防止することができる。
また、第１の絶縁膜３１０に対して高い第１のエッチング選択比を有するエッチング阻止膜３００を、第３のリセス２８０及び第２の開口２８５上に先に形成することで、第１の絶縁膜３１０に対して、前記第１のエッチング選択比よりも低い第２のエッチング選択比を有するアラインキー２１５が、前記ＣＭＰ工程で研磨除去されないようにすることができる。
一方、本発明の概念は、ゲート電極構造物２７０だけでなく、導電物質を含む導電構造物上にキャップ構造物３３５を形成する場合には、いずれも適用可能である。
前記半導体装置は、第１及び第２の領域(I、II)を含む基板１００の第１の領域(I)上に形成されたゲート電極構造物２７０と、ゲート電極構造物２７０の上面を覆うキャップ構造物３３５と、基板１００の第２の領域(II)上に形成され、絶縁物質を含むアラインキー２１５と、基板１００の第２の領域(II)上に形成され、アラインキー２１５の側壁を覆う充填構造物３４０とを備える。ここで、キャップ構造物３３５は、キャップパターン３１５と、キャップパターン３１５の底面及び側壁を覆う第１のエッチング阻止パターン３０５とを含み、充填構造物３４０は、第１の充填パターン３２５と、第１の充填パターン３２５の底面及び側壁を覆う第２の充填パターン３１７と、第２の充填パターン３１７の底面及び側壁を覆う第２のエッチング阻止パターン３０７とを含む。
本発明の実施例において、キャップパターン３１５及び第２の充填パターン３１７は、互いに同一の物質、例えば、シリコン酸炭化物(SiOC)を含み、第１及び第２のエッチング阻止パターン３０５、３０７は、キャップパターン３１５に対して高い第１のエッチング選択比を有する物質、例えば、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、又はシリコン炭窒化物(SiCN)を含む。
本発明の実施例において、アラインキー２１５は、キャップパターン３１５に対して、前記第１のエッチング選択比よりも低い第２のエッチング選択比を有する物質、例えば、酸化物を含み、第１の充填パターン３２５も、例えば、酸化物を含む。
前記充填構造物３４０の幅は、キャップ構造物３３５の幅よりも大きく、充填構造物３４０の底面は、アラインキー２１５の底面よりも低い。
図２１乃至図２５は、本発明の実施例による半導体装置の製造方法のステップを説明するための平面図である。前記半導体装置の製造方法は、図１乃至図２０を参照して説明した工程と同一又は類似した工程を含むので、これらに関する詳しい説明は、省略する。
前記半導体装置は、ＤＲＡＭ装置であって、以下では、前記ＤＲＡＭ装置のゲート構造物の形成方法について説明する。
図２１に示すように、第１及び第２の領域(I、II)を含む基板５００の上部をエッチングして、トレンチを形成した後で、前記トレンチを充填する素子分離パターン５１０を形成する。
これによって、素子分離パターン５１０によって側壁が取り囲まれるアクティブ領域５０５が、基板５００上に形成される。
本発明の実施例において、基板５００の第１の領域(I)は、素子が形成されるチップ領域であり、基板５００の第２の領域(II)は、前記チップ領域を取り囲むスクライブレーン領域である。これとは異なり、基板５００の第１及び第２の領域(I、II)がいずれも、素子が形成されるチップ領域内に形成される。
図２２に示すように、アクティブ領域５０５及び素子分離パターン５１０の上部を貫通するゲート電極構造物５４０を形成する。
ゲート電極構造物５４０は、アクティブ領域５０５及び素子分離パターン５１０の上部を貫通する第４のリセスを形成し、前記第４のリセスの内壁、アクティブ領域５０５上面、及び素子分離パターン５１０の上面に、ゲート絶縁膜を形成した後で、前記ゲート絶縁膜上に、前記第４のリセスを充填するゲート電極膜を形成し、アクティブ領域５０５の上面及び素子分離パターン５１０の上面が露出するまで、前記ゲート電極膜及び前記ゲート絶縁膜を平坦化することで形成される。
これによって、前記第４のリセス内に順次に積層されたゲート絶縁パターン５２０及びゲート電極５３０を含むゲート電極構造物５４０が形成される。
本発明の実施例において、ゲート電極構造物５４０は、第１の方向に延在し、前記第１の方向と直交する第２の方向に沿って、複数で形成される。
図２３に示すように、ゲート電極構造物５４０の上部を除去して、第５のリセス５５０を形成し、基板５００の第２の領域(II)上の素子分離パターン５１０を部分的に除去して、基板５００の上面を露出させる第５の開口５５５を形成する。
これによって、基板５００の第２の領域(II)上には、アラインキー５１５が形成される。
本発明の実施例において、第５のリセス５５０及び第５の開口５５５を、同一のエッチング工程、例えば、ドライエッチング工程により、同時に形成する。これとは異なり、第５のリセス５５０及び第５の開口５５５は、互いに異なるエッチング工程により順次に形成してもよい。
本発明の実施例において、第５のリセス５５０の第３の幅(Ｗ３)は、第５の開口５５５の第４の幅(Ｗ４)よりも小さい。
図２４に示すように、図１７を参照して説明した工程と実質的に同一又は類似した工程を行うことができる。
すなわち、第５のリセス５５０及び第５の開口５５５の底面及び側壁、アクティブ領域５０５及びアラインキー５１５の上面上に、エッチング阻止膜５６０を形成し、エッチング阻止膜５６０上に、第１の絶縁膜５７０及び第２の絶縁膜５８０を順次に積層する。
本発明の実施例において、エッチング阻止膜５６０は、第５のリセス５５０及び第５の開口５５５の底面及び側壁上にコンフォーマルに形成され、第１の絶縁膜５７０は、第５のリセス５５０を充填するが、第５の開口５５５は部分的に充填するように、その底面及び側壁上に形成され、第２の絶縁膜５８０は、第５の開口５５５の残りの部分を充填する。
第１の絶縁膜５７０は、絶縁性が高く、エッチング率の低い物質、例えば、シリコン酸炭化物(SiOC)を含み、エッチング阻止膜５６０は、第１の絶縁膜５７０に対してエッチング選択比を有する物質、例えば、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、シリコン炭窒化物(SiCN)などのような窒化物を含み、第２の絶縁膜５８０は、ギャップフィル特性に優れる物質、例えば、ＴＥＯＳのような酸化物を含む。
図２５に示すように、図１７乃至図１９を参照して説明した工程と実質的に同一又は類似した工程を行うことができる。
すなわち、第２の絶縁膜５８０及び第１の絶縁膜５７０を平坦化し、これによって、第５のリセス５５０内には、キャップパターン５７５が形成され、第５の開口５５５内には、第１の充填パターン５８５、及びこの底面及び側壁を覆う第２の充填パターン５７７が形成される。
本発明の実施例において、前記平坦化工程は、ＣＭＰ工程を含み、前記ＣＭＰ工程は、エッチング阻止膜５６０の上面が露出するまで行われる。前記ＣＭＰ工程は、アクティブ領域５０５及びアラインキー５１５の上面にそれぞれ形成されたエッチング阻止膜５６０を、研磨終点として行い、これによって、アラインキー５１５は、前記ＣＭＰ工程により除去されず、元々の高さを維持することができる。
また、前記ＣＭＰ工程に際して、アラインキー５１５を取り囲む第５の開口５５５は、エッチング阻止膜５６０、及び第１及び第２の絶縁膜５７０、５８０によって埋め立てられているので、基板５００の第１の領域(I)と比較して、更に高い圧力が印加されず、これによって、前記平坦化工程を均一に行うことができる。
以後、前記露出したエッチング阻止膜５６０を除去することによって、第５のリセス５５０内に、第１のエッチング阻止パターン５６５が形成され、第５の開口５５５内に、第２のエッチング阻止パターン５６７が形成される。
前記露出したエッチング阻止膜５６０は、例えば、ウェットエッチング工程で除去するか、又は、ＣＭＰ工程で除去する。エッチング阻止膜５６０は、例えば、窒化物を含み、酸化物を含むアラインキー５１５に対して、高いエッチング選択比を有する。これによって、前記露出したエッチング阻止膜５６０を除去する工程において、アラインキー５１５は、殆ど除去されず、元々の高さを維持することができる。
一方、基板５００の第１の領域(I)上に形成されたゲート電極構造物５４０の上面を露出させる第５のリセス５５０の底面及び側壁上には、第１のエッチング阻止パターン５６５がコンフォーマルに形成され、第１のエッチング阻止パターン５６５上には、第５のリセス５５０の残りの部分を充填するキャップパターン５７５が形成される。これらは共に、キャップ構造物５９５を形成する。順次に積層されたゲート電極構造物５４０とキャップ構造物５９５は、ゲート構造物６００を形成する。
また、基板５００の第２の領域(II)上に形成されたアラインキー５１５を取り囲み、基板５００の上面を露出させる第５の開口５５５の底面及び側壁上には、第２のエッチング阻止パターン５６７がコンフォーマルに形成され、第２のエッチング阻止パターン５６７上には、第２の充填パターン５７７が形成され、第２の充填パターン５７７上には、第５の開口５５５の残りの部分を充填する第１の充填パターン５８５が形成される。これらは共に、充填構造物６１０を形成する。
以後、前記構造物上に、ビット線、コンタクトプラグ、及びキャパシタなどを形成することで、形成当初の高さを維持するアラインキー５１５を用いて、前記半導体装置を完成する。
前記半導体装置は、第１及び第２の領域(I、II)を含む基板５００の上部に形成された素子分離パターン５１０により、基板５００の第１の領域(I)上で定義されるアクティブ領域５０５と、アクティブ領域５０５及び素子分離パターン５１０の上部を貫通するゲート電極構造物５４０と、ゲート電極構造物５４０の上面を覆うキャップ構造物５９５と、基板５００の第２の領域(II)上に形成され、絶縁物質を含むアラインキー５１５と、基板５００の第２の領域(II)上に形成され、アラインキー５１５の側壁を覆う充填構造物６１０とを含む。
本発明の実施例において、キャップ構造物５９５は、キャップパターン５７５と、キャップパターン５７５の底面及び側壁を覆う第１のエッチング阻止パターン５６５とを含み、充填構造物６１０は、第１の充填パターン５８５と、第１の充填パターン５８５の底面及び側壁を覆う第２の充填パターン５７７と、第２の充填パターン５７７の底面及び側壁を覆う第２のエッチング阻止パターン５６７とを含む。
上述の半導体装置は、導電パターンの上部を覆うキャップ膜を含む様々なメモリ装置及びシステムに使用可能である。例えば、前記半導体装置は、中央処理装置(ＣＰＵ、ＭＰＵ)、アプリケーション・プロセッサ(ＡＰ)などのようなロジック素子に適用可能である。あるいは、前記半導体装置は、ＤＲＡＭ装置、ＳＲＡＭ装置などのような揮発性メモリ装置であるが、フラッシュメモリ装置、ＰＲＡＭ装置、ＭＲＡＭ装置、ＲＲＡＭ（登録商標）装置などのような不揮発性メモリ装置にも適用可能である。
以上では、本発明の実施例を参照して説明したが、当該技術の分野における熟練した当業者は、下記の請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解されるだろう。
１００ 基板
１２０ 素子分離パターン
１４０ ダミーゲート電極
２００ ソース/ドレイン層
２１０ 第１の層間絶縁膜
２７０ ゲート電極構造物
３００ エッチング阻止膜

Claims (20)

  1. 第１及び第２の領域を含む基板の前記第１の領域上に形成されたゲート電極構造物と；
    キャップ構造物であり、
    前記ゲート電極構造物の上面を覆い、
    キャップパターンと、
    前記キャップパターンの底面及び側壁を覆う第１のエッチング阻止パターンと、
    を備える、キャップ構造物と；
    前記基板の第２の領域上に形成され、絶縁物質を含む、アラインキーと；
    充填構造物であり、
    前記基板の第２の領域上に形成され、前記アラインキーの側壁を覆い、
    第１の充填パターンと、
    前記第１の充填パターンの底面及び側壁を覆う第２の充填パターンと、
    前記第２の充填パターンの底面及び側壁を覆う第２のエッチング阻止パターンと、
    を備える、充填構造物と；
    を含む、半導体装置。
  2. 前記キャップパターン及び前記第２の充填パターンは、互いに同一の物質を含み、
    前記第１のエッチング阻止パターン及び前記第２のエッチング阻止パターンは、互いに同一の物質を含む、
    請求項１に記載の半導体装置。
  3. 前記キャップパターン及び前記第２の充填パターンは、シリコン酸炭化物(SiOC)を含み、
    前記第１のエッチング阻止パターン及び前記第２のエッチング阻止パターンは、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、又は、シリコン炭窒化物(SiCN)を含む、
    請求項２に記載の半導体装置。
  4. 前記アラインキー及び前記第１の充填パターンは、酸化物を含む、
    請求項１または２に記載の半導体装置。
  5. 前記充填構造物の幅は、前記キャップ構造物の幅よりも大きい、
    請求項１または２に記載の半導体装置。
  6. 前記充填構造物の底面は、前記アラインキーの底面よりも低い、
    請求項１または２に記載の半導体装置。
  7. 前記半導体装置は、更に、
    前記ゲート電極構造物の側壁を覆うゲートスペーサを含み、
    前記キャップ構造物は、前記ゲート電極構造物の上面、及び、前記ゲートスペーサの上面を覆う、
    請求項１に記載の半導体装置。
  8. 前記半導体装置は、更に、
    前記キャップ構造物を貫通して、前記ゲート電極構造物の上面に接触する第１のコンタクトプラグ、を含む、
    請求項１に記載の半導体装置。
  9. 前記ゲート電極構造物は、前記基板の上面から突出したアクティブフィン上に形成され、更に、
    前記ゲート電極構造物に隣接する前記アクティブフィン上に形成されたソース/ドレイン層と、
    前記ソース/ドレイン層の上面に接触する第２のコンタクトプラグと、を含む、
    請求項１に記載の半導体装置。
  10. 前記ゲート電極構造物は、前記アクティブフィンの上面に順次に積層されたインタフェースパターン、ゲート絶縁パターン、仕事関数調節パターン、及び、ゲート電極、を含む、
    請求項９に記載の半導体装置。
  11. 第１及び第２の領域を含む基板の前記第１の領域上に形成された導電構造物と、
    キャップ構造物であり、
    前記導電構造物の上面を覆い、
    シリコン酸炭化物(SiOC)を有するキャップパターンと、
    前記キャップパターンの底面及び側壁を覆い、前記キャップパターンに対して、第１のエッチング選択比を有する物質を含む第１のエッチング阻止パターンと、
    を備える、キャップ構造物と；
    前記基板の第２の領域上に形成され、前記キャップパターンに対して、前記第１のエッチング選択比よりも低い第２のエッチング選択比を有する物質を備える、アラインキーと；
    充填構造物であり、
    前記基板の第２の領域上に形成され、前記アラインキーの側壁を覆い、
    第１の充填パターンと、
    前記第１の充填パターンの底面及び側壁を覆い、前記キャップパターンと同一の物質を有する、第２の充填パターンと、
    前記第２の充填パターンの底面及び側壁を覆い、前記第１のエッチング阻止パターンと同一の物質を含む、第２のエッチング阻止パターンと、
    を備える、充填構造物と；
    を含む、半導体装置。
  12. 前記第１のエッチング阻止パターン及び前記第２のエッチング阻止パターンは、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、又は、シリコン炭窒化物(SiCN)を含む、
    請求項１１に記載の半導体装置。
  13. 前記アラインキー及び前記第１の充填パターンは、酸化物を含む、
    請求項１１または１２に記載の半導体装置。
  14. 前記充填構造物の幅は、前記キャップ構造物の幅よりも大きい、
    請求項１１または１２に記載の半導体装置。
  15. 前記充填構造物の底面は、前記アラインキーの底面よりも低い、
    請求項１１または１２に記載の半導体装置。
  16. 基板上に形成された素子分離パターンにより、前記基板上で定義されるアクティブ領域と；
    前記アクティブ領域及び前記素子分離パターン上に形成されたゲート電極構造物と；
    キャップ構造物であり、
    前記ゲート電極構造物の上面を覆い、
    シリコン酸炭化物(SiOC)を含むキャップパターンと、
    前記キャップパターンの底面及び側壁を覆い、シリコン窒化物(SiN)、シリコン酸窒化物(SiON)、又は、シリコン炭窒化物(SiCN)を含む、エッチング阻止パターンと、
    を備える、キャップ構造物と；
    前記ゲート電極構造物に隣接する前記アクティブ領域上に形成された、ソース/ドレイン層と；
    を含む、半導体装置。
  17. 前記半導体装置は、更に、
    前記ゲート電極構造物の側壁を覆うゲートスペーサを含み、
    前記キャップ構造物は、前記ゲート電極構造物の上面、及び、前記ゲートスペーサの上面を覆う、
    請求項１６に記載の半導体装置。
  18. 前記半導体装置は、更に、
    前記キャップ構造物を貫通して、前記ゲート電極構造物の上面に接触する、第１のコンタクトプラグと、
    前記ソース/ドレイン層の上面に接触する、第２のコンタクトプラグと、を含む、
    請求項１６または１７に記載の半導体装置。
  19. 前記アクティブ領域は、前記基板の上面から突出して、前記素子分離パターンの上面よりも高い上面を有する、アクティブフィンを含む、
    請求項１６に記載の半導体装置。
  20. 前記ゲート電極構造物は、前記アクティブフィンの上面に順次に積層されたインタフェースパターン、ゲート絶縁パターン、仕事関数調節パターン、及び、ゲート電極を含む、
    請求項１９に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210051401A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112201619A (zh) * 2020-10-12 2021-01-08 合肥晶合集成电路股份有限公司 一种金属互连结构的形成方法
US20220310814A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Capping For Work Function Layer and Method Forming Same
KR20230006205A (ko) * 2021-07-02 2023-01-10 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258185A (ja) * 2012-06-11 2013-12-26 Ps4 Luxco S A R L 半導体装置の製造方法
US20140051246A1 (en) * 2012-08-20 2014-02-20 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
JP2016058727A (ja) * 2014-09-08 2016-04-21 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 自己整合コンタクト方式のための犠牲プレメタル誘電体
US20170256444A1 (en) * 2016-03-07 2017-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, finfet devices and methods of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045163A (ko) 1996-12-09 1998-09-15 김광호 반도체장치의 제조방법
US6043133A (en) 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
KR20050008364A (ko) 2003-07-15 2005-01-21 삼성전자주식회사 층간절연막 평탄화 방법
KR100567892B1 (ko) 2003-12-29 2006-04-04 동부아남반도체 주식회사 반도체 소자 제조시 금속배선층간 저유전율 절연막 형성방법
KR100783639B1 (ko) 2005-12-15 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100816248B1 (ko) 2006-08-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100850144B1 (ko) 2006-08-31 2008-08-04 동부일렉트로닉스 주식회사 얼라인먼트 마크 보호 방법
KR100842494B1 (ko) 2007-06-25 2008-07-01 주식회사 동부하이텍 반도체 소자의 정렬키 형성 방법
KR102243492B1 (ko) * 2014-07-21 2021-04-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20170087634A (ko) * 2016-01-21 2017-07-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9735156B1 (en) * 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
KR102549340B1 (ko) * 2016-09-27 2023-06-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102575420B1 (ko) * 2016-10-05 2023-09-06 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258185A (ja) * 2012-06-11 2013-12-26 Ps4 Luxco S A R L 半導体装置の製造方法
US20140051246A1 (en) * 2012-08-20 2014-02-20 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
JP2016058727A (ja) * 2014-09-08 2016-04-21 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 自己整合コンタクト方式のための犠牲プレメタル誘電体
US20170256444A1 (en) * 2016-03-07 2017-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, finfet devices and methods of forming the same

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