JPH0277111A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0277111A JPH0277111A JP63282708A JP28270888A JPH0277111A JP H0277111 A JPH0277111 A JP H0277111A JP 63282708 A JP63282708 A JP 63282708A JP 28270888 A JP28270888 A JP 28270888A JP H0277111 A JPH0277111 A JP H0277111A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- film
- semiconductor substrate
- mark
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 56
- 238000005259 measurement Methods 0.000 claims description 22
- 230000003287 optical effect Effects 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 abstract description 30
- 239000000463 material Substances 0.000 abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- 239000007772 electrode material Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 238000000691 measurement method Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に露光装置に
用いられるアライメントマークの形成方法及び露光のア
ライメントの際に生じた相対誤差を測定する為の測定用
マークの形成方法に関する。
用いられるアライメントマークの形成方法及び露光のア
ライメントの際に生じた相対誤差を測定する為の測定用
マークの形成方法に関する。
〔従来の技術及び発明が解決しようとする課題〕従来、
半導体装置の製造方法において、アライメントマークの
形成及びアライメント方法は、半導体基板上に被膜を形
成した後、リソグラフィー、エツチングのプロセスを経
て前記被膜により回路パターンの一部が形成されると同
時に７ライメントマークも回路パターンの余白部分に形
成した。そして次に新たな加工工程に用いる被膜を半導
体基板上の全面に形成してから、ホトレジストを塗布し
た後、露光装置を用いて露光を行なっていた。この従来
技術に於いて、各加工工程に用いるアライメントマーク
は、各加工工程に於て、回路パターンどうしの設計マー
ジンが一番少なくて相対位置合わせ精度が最も要求され
る被膜パターンで、あらかじめ形成することが望ましか
った。従って一被膜パターンで形成されたアライメント
マークは、後の複数の加工工程でお互いに用いられるこ
とがあった。また、Ｘ線、を子線、遠赤外線等の露光方
式に関係なく、アライメントマークからの反射光や回折
光を利用したアライメント方法がもっとも一般的である
為、アライメントマークには、Ｓ Ｉ Ｏ２（二酸化ケ
イ素）。
半導体装置の製造方法において、アライメントマークの
形成及びアライメント方法は、半導体基板上に被膜を形
成した後、リソグラフィー、エツチングのプロセスを経
て前記被膜により回路パターンの一部が形成されると同
時に７ライメントマークも回路パターンの余白部分に形
成した。そして次に新たな加工工程に用いる被膜を半導
体基板上の全面に形成してから、ホトレジストを塗布し
た後、露光装置を用いて露光を行なっていた。この従来
技術に於いて、各加工工程に用いるアライメントマーク
は、各加工工程に於て、回路パターンどうしの設計マー
ジンが一番少なくて相対位置合わせ精度が最も要求され
る被膜パターンで、あらかじめ形成することが望ましか
った。従って一被膜パターンで形成されたアライメント
マークは、後の複数の加工工程でお互いに用いられるこ
とがあった。また、Ｘ線、を子線、遠赤外線等の露光方
式に関係なく、アライメントマークからの反射光や回折
光を利用したアライメント方法がもっとも一般的である
為、アライメントマークには、Ｓ Ｉ Ｏ２（二酸化ケ
イ素）。
ＰＳＧ （フォスフォラスシリゲートグラス）等のアラ
イメント光の透過率の非常に高い膜よりは、むしろ電極
材や配線材に用いられるポリシリコン、メタルシリサイ
ド、アルミニウム等の不透明膜や半導体基板の段差を利
用する方が望ましい。
イメント光の透過率の非常に高い膜よりは、むしろ電極
材や配線材に用いられるポリシリコン、メタルシリサイ
ド、アルミニウム等の不透明膜や半導体基板の段差を利
用する方が望ましい。
第５図には、この従来技術における製造工程の例が示し
である。半導体基板３１上にゲート電極材を形成する工
程に於いて、同時にアライメントマーク３２を形成する
（第５図（ａ））。次に、絶縁層膜としてＰＳＧ膜（フ
ォスフォラスシリゲートグラス）３３，５ｉＯ２（二酸
化ケイ素）膜３４の透明膜を形成する（第５図（ｂ））
。この絶縁層間膜は、次のゲート電極上の配線を行なう
ために、ゲート電極の真上の絶縁層間膜を除去する加工
工程が必要である。−船釣にコンタクト工程と言われて
いるが、このコンタクトの穴はゲート電極に対して位置
ずれすることなく正確にあけられなければいけない。従
って、間接的な要因によるアライメント誤差を無くす為
に、ゲート電極材によりあらかじめ形成してあったアラ
イメントマーク３２を用いて位置合わせを行った。この
コンタクト工程を経た後、次の配線工程を行なう為に、
配線材３６を半導体基板上に形成した後、ホトレジスト
３５を塗布して露光を行なっていた。この場合のアライ
メントマークは、設計マージンの観点から考えると、コ
ンタクト穴に対し正確な位置に配線が行なわれるべきな
ので、絶縁層間膜で形成されたアライメントマークを用
いるのが適切だが、光学的透明膜であるので、相対的に
設計マージンのきびしいゲート電極材（不透明膜）のマ
ークを代用していた（第５図の（Ｃ））。
である。半導体基板３１上にゲート電極材を形成する工
程に於いて、同時にアライメントマーク３２を形成する
（第５図（ａ））。次に、絶縁層膜としてＰＳＧ膜（フ
ォスフォラスシリゲートグラス）３３，５ｉＯ２（二酸
化ケイ素）膜３４の透明膜を形成する（第５図（ｂ））
。この絶縁層間膜は、次のゲート電極上の配線を行なう
ために、ゲート電極の真上の絶縁層間膜を除去する加工
工程が必要である。−船釣にコンタクト工程と言われて
いるが、このコンタクトの穴はゲート電極に対して位置
ずれすることなく正確にあけられなければいけない。従
って、間接的な要因によるアライメント誤差を無くす為
に、ゲート電極材によりあらかじめ形成してあったアラ
イメントマーク３２を用いて位置合わせを行った。この
コンタクト工程を経た後、次の配線工程を行なう為に、
配線材３６を半導体基板上に形成した後、ホトレジスト
３５を塗布して露光を行なっていた。この場合のアライ
メントマークは、設計マージンの観点から考えると、コ
ンタクト穴に対し正確な位置に配線が行なわれるべきな
ので、絶縁層間膜で形成されたアライメントマークを用
いるのが適切だが、光学的透明膜であるので、相対的に
設計マージンのきびしいゲート電極材（不透明膜）のマ
ークを代用していた（第５図の（Ｃ））。
上述した従来の半導体装置の製造方法は、近年デバイス
製造技術の向上により、回路パターンが非常に複雑化し
ており、超ＬＳＩである最先端のメモリー品に於いては
、何回ものコンタクト工程と配線工程をくり返し行って
いる。従って、後工程に進むに従って、半導体基板の表
面の凹凸が大きくなって、回路パターン内での配線材の
密着性に支障を生たしたりして問題となって来た。そこ
で最先端の大容量メモリー品に於いては、後工程での半
導体基板の表面の凹凸を無くす為に、絶縁層間膜の幕厚
を従来の２倍、３倍と厚く形成して表面上を平らにする
平坦化プロセスの導入が進められている。従って、第５
図（ｃ）に示す様に配線工程於いては、表面がほぼ平ら
な絶縁層間膜上に不透明膜により配線材３６が形成され
ている為、アライメントマーク３２の上方から照射され
たアライメント光は、配線材３６の表面で反射する。
製造技術の向上により、回路パターンが非常に複雑化し
ており、超ＬＳＩである最先端のメモリー品に於いては
、何回ものコンタクト工程と配線工程をくり返し行って
いる。従って、後工程に進むに従って、半導体基板の表
面の凹凸が大きくなって、回路パターン内での配線材の
密着性に支障を生たしたりして問題となって来た。そこ
で最先端の大容量メモリー品に於いては、後工程での半
導体基板の表面の凹凸を無くす為に、絶縁層間膜の幕厚
を従来の２倍、３倍と厚く形成して表面上を平らにする
平坦化プロセスの導入が進められている。従って、第５
図（ｃ）に示す様に配線工程於いては、表面がほぼ平ら
な絶縁層間膜上に不透明膜により配線材３６が形成され
ている為、アライメントマーク３２の上方から照射され
たアライメント光は、配線材３６の表面で反射する。
反射光や回折光を利用したアライメント方法では、アラ
イメントマーク付近でのマークによる表面上の凹凸が少
ない場合は、アライメントマークから検出されるアライ
メント信号のＳ／Ｎか弱くなる為アライメント精度に悪
影響を及ぼすことは明白である。
イメントマーク付近でのマークによる表面上の凹凸が少
ない場合は、アライメントマークから検出されるアライ
メント信号のＳ／Ｎか弱くなる為アライメント精度に悪
影響を及ぼすことは明白である。
また、従来、半導体装置の製造方法において、アライメ
ント誤差量を測定する為の測定用マークの形成方法は、
まず半導体基板上に被膜を形成した後、リソグラフィー
、エツチングのプロセスを経て前記被膜により回路パタ
ンの一部が形成されると同時にアライメント誤差量を測
定する為の測定用マークのうち合わせパターン（一般的
にオスパターンとよばれている：以後オスパターンとよ
ぶことにする。）の方も回路パターンの余白部分に形成
した。そして次に新たな加工工程に用いる被膜を、半導
体基板上の全面に形成してから、ホトレジストを塗布し
た後、露光装置に用いて露光を行なった。そして現像に
より半導体基板上にエツチング用マスクパターンを形成
すると同時に、回路パターンの余白部分にその露光結果
に関するアライメント誤差量を測定する為の測定用マー
クの残りの被合わせパターン（一般的にメスパターンと
よばれている：以後メスパターンとよぶことにする。）
を形成していた。
ント誤差量を測定する為の測定用マークの形成方法は、
まず半導体基板上に被膜を形成した後、リソグラフィー
、エツチングのプロセスを経て前記被膜により回路パタ
ンの一部が形成されると同時にアライメント誤差量を測
定する為の測定用マークのうち合わせパターン（一般的
にオスパターンとよばれている：以後オスパターンとよ
ぶことにする。）の方も回路パターンの余白部分に形成
した。そして次に新たな加工工程に用いる被膜を、半導
体基板上の全面に形成してから、ホトレジストを塗布し
た後、露光装置に用いて露光を行なった。そして現像に
より半導体基板上にエツチング用マスクパターンを形成
すると同時に、回路パターンの余白部分にその露光結果
に関するアライメント誤差量を測定する為の測定用マー
クの残りの被合わせパターン（一般的にメスパターンと
よばれている：以後メスパターンとよぶことにする。）
を形成していた。
この従来技術において、既に形成された回路パターンの
うち設計上一番マージンの少ないパターンに対しては、
一番精度良く位置合わせが遂行されなくてはいけない。
うち設計上一番マージンの少ないパターンに対しては、
一番精度良く位置合わせが遂行されなくてはいけない。
このような観点から測定用マークのオスパターンは、設
計マージンの一番厳いし一被膜パターンであらかじめ形
成しておく必要がある。従って、メスパターンの方が形
成するまでの間に複数の加工工程を通過する場合もある
。
計マージンの一番厳いし一被膜パターンであらかじめ形
成しておく必要がある。従って、メスパターンの方が形
成するまでの間に複数の加工工程を通過する場合もある
。
第６図には、従来から用いられている光学顕微鏡を利用
して目視チエツクによるアライメント誤差量を測定する
マーク（一般的にバーニアとよばれている）の正面図が
示されている。このバーニアは、オスパターン１１１．
！：メスパターン１２１により構成されており、各々の
パターンを構成するピッチが、オスパターン１１１どう
しとメスパターン１２１どうしでは異なることを利用し
て、お互いのパターンの相対的ズレ量（バーニアの目盛
の量）を目視で読みとることにより、アライメント誤差
量の測定を行なっている。
して目視チエツクによるアライメント誤差量を測定する
マーク（一般的にバーニアとよばれている）の正面図が
示されている。このバーニアは、オスパターン１１１．
！：メスパターン１２１により構成されており、各々の
パターンを構成するピッチが、オスパターン１１１どう
しとメスパターン１２１どうしでは異なることを利用し
て、お互いのパターンの相対的ズレ量（バーニアの目盛
の量）を目視で読みとることにより、アライメント誤差
量の測定を行なっている。
第８図は、従来技術における製造工程の例を第６図のＡ
−Ａ断面から示した製造工程図である。
−Ａ断面から示した製造工程図である。
半導体基板１０３上にゲート電極を形成する工程に於い
て、ゲート電極材にてオスパターン１１１を形成する（
第８図（ａ））。次に絶縁層間膜としてＰＳＧ （フォ
スフォラスシリゲートグラス）膜やＳ ｉＯｚ （二酸
化ケイ素）膜等の光学的透明膜１０４を形成する（図省
略）。この絶縁層間膜１０４は、次のゲート電極上の配
線を行なうために、ゲート電極の真上の絶縁層間膜１０
４を除去する加工工程（一般的にコンタクト工程と言わ
れている）を行なう。一般に配線がショートしない為に
、ゲート電極以外の部分の絶縁層間膜の除去は、不必要
である。従ってってオスバタオー７１１１上の絶縁層間
膜１０４はそのまま残る。このコンタクト工程を経た後
、次の配線工程を行なう為に、アルミニウム等の光学的
に不透明な配線材１０６を半導体基板上に形成した後、
ホトレジスト１０５を塗布していた（第８図（ｂ））。
て、ゲート電極材にてオスパターン１１１を形成する（
第８図（ａ））。次に絶縁層間膜としてＰＳＧ （フォ
スフォラスシリゲートグラス）膜やＳ ｉＯｚ （二酸
化ケイ素）膜等の光学的透明膜１０４を形成する（図省
略）。この絶縁層間膜１０４は、次のゲート電極上の配
線を行なうために、ゲート電極の真上の絶縁層間膜１０
４を除去する加工工程（一般的にコンタクト工程と言わ
れている）を行なう。一般に配線がショートしない為に
、ゲート電極以外の部分の絶縁層間膜の除去は、不必要
である。従ってってオスバタオー７１１１上の絶縁層間
膜１０４はそのまま残る。このコンタクト工程を経た後
、次の配線工程を行なう為に、アルミニウム等の光学的
に不透明な配線材１０６を半導体基板上に形成した後、
ホトレジスト１０５を塗布していた（第８図（ｂ））。
次に、露光装置により露光を行ない現像を行なった後に
、メスパターン１２１の方が形成された。一般に、設計
マージンの観点から考えると、絶縁層間膜の除去及び配
線は、ショート及び断線することなくゲート電極上の所
定の位置に正確に行なわれるべきである。従ってゲート
電極材によりあらかじめ形成したバーニアのオスパター
ンに対して第８図の（Ｃ）に示すメスパターン１２１を
設けて、アライメント誤差量を読み取り、配線工程の露
光時のアライメント誤差がゼロに限りなく近づく様にフ
ィードバック補正を行なっていた。
、メスパターン１２１の方が形成された。一般に、設計
マージンの観点から考えると、絶縁層間膜の除去及び配
線は、ショート及び断線することなくゲート電極上の所
定の位置に正確に行なわれるべきである。従ってゲート
電極材によりあらかじめ形成したバーニアのオスパター
ンに対して第８図の（Ｃ）に示すメスパターン１２１を
設けて、アライメント誤差量を読み取り、配線工程の露
光時のアライメント誤差がゼロに限りなく近づく様にフ
ィードバック補正を行なっていた。
第７図には、他の従来から用いられている光学的測長法
によりアライメント誤差量を測定する為の測定用マーク
の正面図が示しである。この光学的測長法は、Ｂ−Ｂ線
方向に、所定の波長及びスポットサイズを有するレーザ
ビーム光を走査して、オスパターン１１２及びメスパタ
ーン１２２の各々のエツジからの散乱光もしくは、正反
射光を、所定の検出系を用いて検出し、得られる信号を
ソフト的に処理して、両パターンの距離を求める手法で
ある。両パターンの距離は、あらかじめ所定の値になる
様に設計されており、その設計値と測定値のズレ量が７
ライメント誤差量となる。第９図は、第７図のＢ−Ｂ断
面より示した製造工程図である。製造工程のフローに関
しては、第８図を用いて説明した従来例に準じる。
によりアライメント誤差量を測定する為の測定用マーク
の正面図が示しである。この光学的測長法は、Ｂ−Ｂ線
方向に、所定の波長及びスポットサイズを有するレーザ
ビーム光を走査して、オスパターン１１２及びメスパタ
ーン１２２の各々のエツジからの散乱光もしくは、正反
射光を、所定の検出系を用いて検出し、得られる信号を
ソフト的に処理して、両パターンの距離を求める手法で
ある。両パターンの距離は、あらかじめ所定の値になる
様に設計されており、その設計値と測定値のズレ量が７
ライメント誤差量となる。第９図は、第７図のＢ−Ｂ断
面より示した製造工程図である。製造工程のフローに関
しては、第８図を用いて説明した従来例に準じる。
上述した従来の半導体装置の製造方法は、近年デバイス
製造技術の向上により、回路パターンが非常に複雑化し
ており、超ＬＳＩである最先端の大容量メモリー品に於
ては、何回ものコンタクト工程と配線工程を繰り返し行
っている。従って後工程に進むに従って、半導体基板の
表面の凹凸が大きくなって、回路バタン内での配線材の
密着性に支障を生たすなどして問題となって来た。
製造技術の向上により、回路パターンが非常に複雑化し
ており、超ＬＳＩである最先端の大容量メモリー品に於
ては、何回ものコンタクト工程と配線工程を繰り返し行
っている。従って後工程に進むに従って、半導体基板の
表面の凹凸が大きくなって、回路バタン内での配線材の
密着性に支障を生たすなどして問題となって来た。
そこで最先端の大容量メモリー品に於いては、後工程で
の半導体基板の表面の凹凸を無くす為に、絶縁層間膜の
膜厚を従来の２倍、３倍と厚く形成して表面上を平らに
する平坦化プロセスの導入が進められている。従って、
第８図（ｃ）や第９図（ｃ）に示す様に配線工程に於い
ては、表面がほぼ完全に平らな絶縁層間膜１０４上に光
学的不透明な配線材が形成されている。
の半導体基板の表面の凹凸を無くす為に、絶縁層間膜の
膜厚を従来の２倍、３倍と厚く形成して表面上を平らに
する平坦化プロセスの導入が進められている。従って、
第８図（ｃ）や第９図（ｃ）に示す様に配線工程に於い
ては、表面がほぼ完全に平らな絶縁層間膜１０４上に光
学的不透明な配線材が形成されている。
また、両者ともアライメント誤差量測定バタンのうちオ
スパターンの方は、この平らな絶縁層間膜の下層に形成
されている。パターンの上方から光学顕微鏡による目視
チエツクを行なった場合には、上層の配線材が光学的に
不透明でかつ表面はほぼ完全に平坦に形成されている為
、オスパターンの凹凸を識別することは不可能である。
スパターンの方は、この平らな絶縁層間膜の下層に形成
されている。パターンの上方から光学顕微鏡による目視
チエツクを行なった場合には、上層の配線材が光学的に
不透明でかつ表面はほぼ完全に平坦に形成されている為
、オスパターンの凹凸を識別することは不可能である。
光学的測長法に於いても、同様に表面が平坦である為、
オスパターンの凹凸を利用したパターンエツジからの散
乱光や正反射光は、検出される信号のＳ／Ｎ比が非常に
弱くなり識別は不可能である。従って、従来の半導体装
置の製造方法を適用した場合には、オスパターンの識別
が不可能という理由から、アライメント誤差量の測定が
全く出来ないという欠点がある。
オスパターンの凹凸を利用したパターンエツジからの散
乱光や正反射光は、検出される信号のＳ／Ｎ比が非常に
弱くなり識別は不可能である。従って、従来の半導体装
置の製造方法を適用した場合には、オスパターンの識別
が不可能という理由から、アライメント誤差量の測定が
全く出来ないという欠点がある。
本発明の半導体装置の製造方法は、アライメントマーク
を含む半導体基板上に光学的透明膜を形成した後、光学
的不透明膜を形成するプロセスを有する半導体装置の製
造方法において、この先端透明膜のうち少くともアライ
メントマーク上の部分を選択的にエツチング除去し、し
かる後光学的不透明膜を半導体基板上に形成すること、
およびこの光学的不透明膜を形成した後、感光性有機膜
を塗布して、露光装置により前記アライメントマークを
用いて位置合わせ及び露光を行なうことを特徴としてい
る。
を含む半導体基板上に光学的透明膜を形成した後、光学
的不透明膜を形成するプロセスを有する半導体装置の製
造方法において、この先端透明膜のうち少くともアライ
メントマーク上の部分を選択的にエツチング除去し、し
かる後光学的不透明膜を半導体基板上に形成すること、
およびこの光学的不透明膜を形成した後、感光性有機膜
を塗布して、露光装置により前記アライメントマークを
用いて位置合わせ及び露光を行なうことを特徴としてい
る。
また、本発明の半導体装置の製造方法は、アライメント
の際に生じた相対誤差量を測定する為に半導体基板上に
形成された測定用マークの製造方法において、測定用マ
ークのうち合わせパターンが既に形成された半導体基板
上に光学的透明膜を形成した後、この光学的透明膜のう
ち少くとも測定用マークの合わせパターン上の領域部分
及び後に形成される被合わせパターンの領域部分を選択
的にエツチング除去し、しかる後、光学的不透明膜を半
導体基板上に形成し、次に感光性有機膜を塗布して露光
及び現像を行なって、測定用パターンのうち残る被合わ
せパターンの方を形成することと、これにより形成され
た測定用マークを用いて、アライメントの際に生じた相
対誤差量を測定して、アライメントが適切であったか否
かを判定することで構成される。
の際に生じた相対誤差量を測定する為に半導体基板上に
形成された測定用マークの製造方法において、測定用マ
ークのうち合わせパターンが既に形成された半導体基板
上に光学的透明膜を形成した後、この光学的透明膜のう
ち少くとも測定用マークの合わせパターン上の領域部分
及び後に形成される被合わせパターンの領域部分を選択
的にエツチング除去し、しかる後、光学的不透明膜を半
導体基板上に形成し、次に感光性有機膜を塗布して露光
及び現像を行なって、測定用パターンのうち残る被合わ
せパターンの方を形成することと、これにより形成され
た測定用マークを用いて、アライメントの際に生じた相
対誤差量を測定して、アライメントが適切であったか否
かを判定することで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例における製造工程図であ
る。第１図の（ａ）、 （ｂ）までは、従来技術と同様
でゲート電極材で形成されたアライメントマーク１２を
含む半導体基板■１上の全面に絶縁層間膜１３．１４を
形成して、その上にホトレジスト１５を塗布して露光を
行なう。従来技術の説明の中では省略したが、絶縁層間
膜及びホトレジストは、光学的に全て透明膜である為、
それらの膜厚や表面の平坦度に関係なく、アライメント
光はアライメントマーク１２０表面までほぼ完全に透過
してアライメントマークからと反射や回折光は容易に検
出できる為、アライメントに関しては問題なく精度良く
行なうことが出来る。次に、現像、エツチング等により
ゲート電極上の絶縁層間膜を除去するコンタクト工程に
於いて、同時にアライメントマーク１２の周囲上も絶縁
層間膜を除去する（第１図（Ｃ））。次に配線加工工程
を行なう為に、光学的に不透明な配線材を半導体基板上
に形成した後、ホトレジストを塗布して位置決めおよび
露光を行なう。この時、第１図（ｄ）に示す様に、配線
材はアライメントマーク上に直接密着する。そして通常
配線材に用いられているポリＳｉ、メタルシリサイド、
アルミニウム等の膜は、下地パターンに対して非常に均
一な膜厚で形成することが可能な為、アライメントマー
ク上の凹凸は、そのまま保持される。従ってアライメン
トマークからの反射や回折光は容易に検出できる為、ア
ライメントに関して問題なく精度良く行なうことが出来
る。
る。第１図の（ａ）、 （ｂ）までは、従来技術と同様
でゲート電極材で形成されたアライメントマーク１２を
含む半導体基板■１上の全面に絶縁層間膜１３．１４を
形成して、その上にホトレジスト１５を塗布して露光を
行なう。従来技術の説明の中では省略したが、絶縁層間
膜及びホトレジストは、光学的に全て透明膜である為、
それらの膜厚や表面の平坦度に関係なく、アライメント
光はアライメントマーク１２０表面までほぼ完全に透過
してアライメントマークからと反射や回折光は容易に検
出できる為、アライメントに関しては問題なく精度良く
行なうことが出来る。次に、現像、エツチング等により
ゲート電極上の絶縁層間膜を除去するコンタクト工程に
於いて、同時にアライメントマーク１２の周囲上も絶縁
層間膜を除去する（第１図（Ｃ））。次に配線加工工程
を行なう為に、光学的に不透明な配線材を半導体基板上
に形成した後、ホトレジストを塗布して位置決めおよび
露光を行なう。この時、第１図（ｄ）に示す様に、配線
材はアライメントマーク上に直接密着する。そして通常
配線材に用いられているポリＳｉ、メタルシリサイド、
アルミニウム等の膜は、下地パターンに対して非常に均
一な膜厚で形成することが可能な為、アライメントマー
ク上の凹凸は、そのまま保持される。従ってアライメン
トマークからの反射や回折光は容易に検出できる為、ア
ライメントに関して問題なく精度良く行なうことが出来
る。
次に第２図を用いて本発明の第２の実施例に関して説明
する。
する。
本実施例では、素子分離絶縁膜で形成されたアライメン
トマーク２２が用いられている。この素子分離絶縁膜は
、−船内には、戸コス酸化膜といわれており、第２図に
示す様に半導体基板２１の内部に選択的に形成される。
トマーク２２が用いられている。この素子分離絶縁膜は
、−船内には、戸コス酸化膜といわれており、第２図に
示す様に半導体基板２１の内部に選択的に形成される。
そして、その表面部分は、半導体基板２１から持ち上が
った形状を有している。本アライメントマークは光学的
には透明膜である為、アライメント光はアライメントマ
ーク２２の内部を透過する。そして、光学的に不透明な
半導体基板２１と７ライメントマーク２２の界面の凹凸
を利用して得られる反射や回折光を検出して十分精度良
く位置合わせを行なうことが出来る。また、アライメン
トマーク２２の上に光学的に不透明な配線材料膜２６が
形成されても、第２図に示す様にその７ライメントマー
ク上の凹凸を利用して、十分支障なく精度良く位置合わ
せを行なうことができる。
った形状を有している。本アライメントマークは光学的
には透明膜である為、アライメント光はアライメントマ
ーク２２の内部を透過する。そして、光学的に不透明な
半導体基板２１と７ライメントマーク２２の界面の凹凸
を利用して得られる反射や回折光を検出して十分精度良
く位置合わせを行なうことが出来る。また、アライメン
トマーク２２の上に光学的に不透明な配線材料膜２６が
形成されても、第２図に示す様にその７ライメントマー
ク上の凹凸を利用して、十分支障なく精度良く位置合わ
せを行なうことができる。
第３図は本発明の第３の実施例における製造工程を第５
図のＡ−Ａ断面より示した製造工程図である。第３図の
（ａ）までは、従来技術と同様に半導体基板１０３上に
ゲート電極材にてオスパターン１１１を形成する。次に
半導体基板１０３上の全面に光学的に透明な絶縁層間膜
１０４を形成して、その上にホトレジスト１０５を塗布
して露光を行なう（第３図（ｂ））。更に、現像、エツ
チング等によりゲート電極上の絶縁層間膜を除去するコ
ンタクト工程に於いて、同時にオスパターン１１１の周
辺上及び後に形成されるメスパターンの周辺部分も絶縁
層間膜を除去する。次に配線加工工程を行なう為に、光
学的に不透明な配線材１０６を半導体基板上に形成した
後、ホトレジスト１０５を塗布し露光を行なう（第３図
（Ｃ））。更に現像後、ホトレジストによりメスパター
ン１２１が形成される（第３図の（ｄ乃。この時、配線
材は図に示す様に、オスパターン上に直接密着する。そ
して通常配線材に用いられているアルミニウム等の膜は
、下地パターンに対して非常に均一な膜厚で形成するこ
とが可能な為、オスパターン上の凹凸はそのまま保持さ
れる。従ってバーニアのオスパターンの目視による識別
は可能となり、バーニアによるアライメント誤差量の測
定は支障無く行なえる。
図のＡ−Ａ断面より示した製造工程図である。第３図の
（ａ）までは、従来技術と同様に半導体基板１０３上に
ゲート電極材にてオスパターン１１１を形成する。次に
半導体基板１０３上の全面に光学的に透明な絶縁層間膜
１０４を形成して、その上にホトレジスト１０５を塗布
して露光を行なう（第３図（ｂ））。更に、現像、エツ
チング等によりゲート電極上の絶縁層間膜を除去するコ
ンタクト工程に於いて、同時にオスパターン１１１の周
辺上及び後に形成されるメスパターンの周辺部分も絶縁
層間膜を除去する。次に配線加工工程を行なう為に、光
学的に不透明な配線材１０６を半導体基板上に形成した
後、ホトレジスト１０５を塗布し露光を行なう（第３図
（Ｃ））。更に現像後、ホトレジストによりメスパター
ン１２１が形成される（第３図の（ｄ乃。この時、配線
材は図に示す様に、オスパターン上に直接密着する。そ
して通常配線材に用いられているアルミニウム等の膜は
、下地パターンに対して非常に均一な膜厚で形成するこ
とが可能な為、オスパターン上の凹凸はそのまま保持さ
れる。従ってバーニアのオスパターンの目視による識別
は可能となり、バーニアによるアライメント誤差量の測
定は支障無く行なえる。
次に、本発明を用いた第４の実施例に関して説明する。
第４図は本実施例における製造工程を第７図のＢ−Ｂ断
面より示した製造工程図である。
面より示した製造工程図である。
第３の実施例は、バーニアに対して実施した例であった
が、第４の例として光学的測長法によりアライメント誤
差量を測定する測定マークに関しても同様に本発明を実
施すると、第４図（ｃ）に示す様に、配線材が下地パタ
ーンの凹凸をそのまま均一に保持して形成される。従っ
て、オスパターン１１２からのエツジの散乱光や正反射
光による信号は、Ｓ／Ｎ良く検出出来るので、同様に７
ライメント誤差量の測定は支障無く行なえる。
が、第４の例として光学的測長法によりアライメント誤
差量を測定する測定マークに関しても同様に本発明を実
施すると、第４図（ｃ）に示す様に、配線材が下地パタ
ーンの凹凸をそのまま均一に保持して形成される。従っ
て、オスパターン１１２からのエツジの散乱光や正反射
光による信号は、Ｓ／Ｎ良く検出出来るので、同様に７
ライメント誤差量の測定は支障無く行なえる。
以上説明したように本発明は、アライメントマークを含
む半導体基板上に平坦化プロセスを行なう為に、光学的
に透明な絶縁層間膜を非常に厚く表面が平らになる様に
形成した後でも、その直後のフンタクト工程のリソグラ
フィー、エツチングの一連のプロセスに於いて、アライ
メントマーク周辺上の絶縁層間膜を完全に除去してしま
うという方法を導入するだけで、その後の配線工程等で
種々の光学的不透明膜が半導体基板上に形成されても、
何の支障もなく精度良くアライメントがでかる効果があ
る。
む半導体基板上に平坦化プロセスを行なう為に、光学的
に透明な絶縁層間膜を非常に厚く表面が平らになる様に
形成した後でも、その直後のフンタクト工程のリソグラ
フィー、エツチングの一連のプロセスに於いて、アライ
メントマーク周辺上の絶縁層間膜を完全に除去してしま
うという方法を導入するだけで、その後の配線工程等で
種々の光学的不透明膜が半導体基板上に形成されても、
何の支障もなく精度良くアライメントがでかる効果があ
る。
尚、実施例では、光学的透明膜（絶縁層間膜）の露光プ
ロセスと、光学的不透明膜（配線材料膜）の露光プロセ
スに於いて、説明を簡潔にする為、同一のアライメント
マークを用いて説明した。
ロセスと、光学的不透明膜（配線材料膜）の露光プロセ
スに於いて、説明を簡潔にする為、同一のアライメント
マークを用いて説明した。
しかし、本発明は、光学的透明膜の露光プロセスに於い
て用いるアライメントマークと、後の光学的不透明膜の
露光プロセスに用いるアライメントマークが異なっても
特に問題なく同様の効果が得られる。
て用いるアライメントマークと、後の光学的不透明膜の
露光プロセスに用いるアライメントマークが異なっても
特に問題なく同様の効果が得られる。
また、以上説明した様に本発明は、半導体基板上に平坦
化プロセスを行なう為に、光学的に透明な絶縁層間膜を
非常に厚く表面が平らになる様に形成した後でも、その
直後のコンタクト工程のリソグラフィー、エツチングの
一連のプロセスに於いて、少なくともアライメント誤差
量測定マークのオスパターン上の週辺部分及び後に形成
されるメスパターンの周辺部分を完全に除去してしまう
という方法を導入するだけで、その後の配線工程等で種
々の光学的不透明な配線材料膜が半導体基板上に形成さ
れても、何の支障もなく測定マークを用いてアライメン
ト誤差量の測定を精度良く行なうことが出来る効果があ
る。
化プロセスを行なう為に、光学的に透明な絶縁層間膜を
非常に厚く表面が平らになる様に形成した後でも、その
直後のコンタクト工程のリソグラフィー、エツチングの
一連のプロセスに於いて、少なくともアライメント誤差
量測定マークのオスパターン上の週辺部分及び後に形成
されるメスパターンの周辺部分を完全に除去してしまう
という方法を導入するだけで、その後の配線工程等で種
々の光学的不透明な配線材料膜が半導体基板上に形成さ
れても、何の支障もなく測定マークを用いてアライメン
ト誤差量の測定を精度良く行なうことが出来る効果があ
る。
第１図（ａ）〜（ｄ）は本発明の第１の実施例における
製造工程図、第２図（ａ）〜（ｄ）は本発明の第２の実
施例における製造工程図、第３図（ａ）〜（ｄ）は本発
明の第３の実施例における製造工程を第５図のＡ−Ａ断
面より示した製造工程図、第４図は本発明の第４の実施
例における製造工程を第７図のＢ−Ｂ断面より示した製
造工程図、第５図（ａ）〜（ｃ）は従来技術における製
造工程図、第６図は目視チエツクによりアライメント誤
差量を測定する為の測定用マーク（バーニヤ）の正面図
、第７図は光学的測長法によりアライメント誤差量を測
定する為の測定用マークの正面図、第８図（ａ）〜（ｃ
）は従来技術における製造工程を第６図のＡ−Ａ断面よ
り示した製造工程図、第９図（ａ）〜（ｃ）は他の従来
技術における製造工程を第７図のＢ−Ｂ断面より示した
製造工程図である。 １１．２１．３１・・・・・・半導体基板、１２，３２
・・・・・・アライメントマーク（ゲート電極材料用光
学的不透明膜）、２２・・・・・・アライメントマーク
（光学的に透明である素子分離絶縁膜）、１３，２３゜
３３・・・・・・ＰＳＧ膜（層間用光学的透明膜）、１
４゜２４．３４・・・・・・５ｉ０２膜（層間用光学的
透明膜）、１５，２５．３５・・・・・・ホトレジスト
膜、１６．２６．３６・・・・・・光学的に不透明な配
線材料膜、１１１，１１２・・・・・・アライメント誤
差量を測定する為の測定用マーク（合わせパターン一般
的にオスパターンともよばれている）、１２１゜１２２
・・・・・・アライメント誤差量を測定する為の測定用
マーク（被合わせパターン一般的にメスパターンともよ
ばれている）、１０３・・・・・・半導体基板、１０４
・・・・・・層間用光学的透明膜、１０５・・・・・・
ホトレジスト膜（感光性有機膜）、１０６・・・・・・
配線用光学的不透明膜。 代理人 弁理士 内 原 音 第 Ｉ 図 ギ ２ 図 第 ３ ｒＭ 茅 ４ 回 第 ５ 図 Ｂ ＄ ７ 回 第 ３ 回 ＄ ７ ｍ
製造工程図、第２図（ａ）〜（ｄ）は本発明の第２の実
施例における製造工程図、第３図（ａ）〜（ｄ）は本発
明の第３の実施例における製造工程を第５図のＡ−Ａ断
面より示した製造工程図、第４図は本発明の第４の実施
例における製造工程を第７図のＢ−Ｂ断面より示した製
造工程図、第５図（ａ）〜（ｃ）は従来技術における製
造工程図、第６図は目視チエツクによりアライメント誤
差量を測定する為の測定用マーク（バーニヤ）の正面図
、第７図は光学的測長法によりアライメント誤差量を測
定する為の測定用マークの正面図、第８図（ａ）〜（ｃ
）は従来技術における製造工程を第６図のＡ−Ａ断面よ
り示した製造工程図、第９図（ａ）〜（ｃ）は他の従来
技術における製造工程を第７図のＢ−Ｂ断面より示した
製造工程図である。 １１．２１．３１・・・・・・半導体基板、１２，３２
・・・・・・アライメントマーク（ゲート電極材料用光
学的不透明膜）、２２・・・・・・アライメントマーク
（光学的に透明である素子分離絶縁膜）、１３，２３゜
３３・・・・・・ＰＳＧ膜（層間用光学的透明膜）、１
４゜２４．３４・・・・・・５ｉ０２膜（層間用光学的
透明膜）、１５，２５．３５・・・・・・ホトレジスト
膜、１６．２６．３６・・・・・・光学的に不透明な配
線材料膜、１１１，１１２・・・・・・アライメント誤
差量を測定する為の測定用マーク（合わせパターン一般
的にオスパターンともよばれている）、１２１゜１２２
・・・・・・アライメント誤差量を測定する為の測定用
マーク（被合わせパターン一般的にメスパターンともよ
ばれている）、１０３・・・・・・半導体基板、１０４
・・・・・・層間用光学的透明膜、１０５・・・・・・
ホトレジスト膜（感光性有機膜）、１０６・・・・・・
配線用光学的不透明膜。 代理人 弁理士 内 原 音 第 Ｉ 図 ギ ２ 図 第 ３ ｒＭ 茅 ４ 回 第 ５ 図 Ｂ ＄ ７ 回 第 ３ 回 ＄ ７ ｍ
Claims (4)
- （１）アライメントマークを含む半導体基板上に光学的
透明膜を形成した後、光学的不透明膜を形成するプロセ
スを有する半導体装置の製造方法において、前記透明膜
のうち少くともアライメントマーク上の部分を選択的に
エッチング除去し、しかる後前記光学的不透明膜を半導
体基板上に形成することを特徴とする半導体装置の製造
方法 - （２）請求項１記載の半導体装置の製造方法により光学
的不透明膜を形成した後、感光性有機膜を塗布して露光
装置により前記アライメントマークを用いて位置合わせ
及び露光を行なうことを特徴とする半導体装置の製造方
法 - （３）アライメントの際に生じた相対誤差量を測定する
為に半導体基板上に形成された測定用マークの製造方法
において、前記測定用マークのうち合わせパターンが既
に形成された半導体基板上に光学的透明膜を形成した後
、前記透明膜のうち少くとも前記測定用マークの合わせ
パターン上の領域部分及び後に形成される被合わせパタ
ーンの領域部分を選択的にエッチング除去し、しかる後
、光学的不透明膜を半導体基板上に形成し、次に、感光
性有機膜を塗布して露光及び現像を行なって、前記測定
用パターンのうち残る被合わせパターンの方を形成する
ことを特徴とする半導体装置の製造方法 - （４）請求項３記載の半導体装置の製造方法により形成
された測定用マークを用いて、アライメントの際に生じ
た相対誤差量を測定して、アライメントが適切であった
か否かを判定することを含む半導体装置の製造方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282708A JP2754609B2 (ja) | 1988-06-08 | 1988-11-08 | 半導体装置の製造方法 |
| US07/363,124 US5128283A (en) | 1988-06-08 | 1989-06-08 | Method of forming mask alignment marks |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14228488 | 1988-06-08 | ||
| JP63-142284 | 1988-06-08 | ||
| JP63282708A JP2754609B2 (ja) | 1988-06-08 | 1988-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277111A true JPH0277111A (ja) | 1990-03-16 |
| JP2754609B2 JP2754609B2 (ja) | 1998-05-20 |
Family
ID=26474345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282708A Expired - Fee Related JP2754609B2 (ja) | 1988-06-08 | 1988-11-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5128283A (ja) |
| JP (1) | JP2754609B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181018B1 (en) | 1998-06-12 | 2001-01-30 | Nec Corporation | Semiconductor device |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2016170350A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社東芝 | アライメントマークの形成方法および半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289348B1 (ko) * | 1992-05-25 | 2001-12-28 | 이데이 노부유끼 | 절연기판실리콘반도체장치와그제조방법 |
| US5314837A (en) * | 1992-06-08 | 1994-05-24 | Analog Devices, Incorporated | Method of making a registration mark on a semiconductor |
| KR970010569B1 (ko) * | 1993-10-15 | 1997-06-28 | 현대전자산업 주식회사 | 반도체 장치의 제조 방법 |
| US5627110A (en) * | 1994-10-24 | 1997-05-06 | Advanced Micro Devices, Inc. | Method for eliminating window mask process in the fabrication of a semiconductor wafer when chemical-mechanical polish planarization is used |
| US5639323A (en) * | 1995-02-17 | 1997-06-17 | Aiwa Research And Development, Inc. | Method for aligning miniature device components |
| US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
| US5738961A (en) * | 1997-03-03 | 1998-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-step photolithography method for aligning and patterning non-transparent layers |
| JPH11102932A (ja) * | 1997-07-30 | 1999-04-13 | Seiko Epson Corp | Ｉｃ実装構造、液晶装置及び電子機器 |
| US5933744A (en) * | 1998-04-02 | 1999-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment method for used in chemical mechanical polishing process |
| US6043133A (en) * | 1998-07-24 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of photo alignment for shallow trench isolation chemical-mechanical polishing |
| US6207966B1 (en) | 1998-12-04 | 2001-03-27 | Advanced Micro Devices, Inc | Mark protection with transparent film |
| US6576529B1 (en) * | 1999-12-07 | 2003-06-10 | Agere Systems Inc. | Method of forming an alignment feature in or on a multilayered semiconductor structure |
| SG106050A1 (en) * | 2000-03-13 | 2004-09-30 | Megic Corp | Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby |
| US6914017B1 (en) * | 2000-08-30 | 2005-07-05 | Micron Technology, Inc. | Residue free overlay target |
| JP3970546B2 (ja) * | 2001-04-13 | 2007-09-05 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| US20050255666A1 (en) * | 2004-05-11 | 2005-11-17 | Miradia Inc. | Method and structure for aligning mechanical based device to integrated circuits |
| US7583834B2 (en) * | 2005-03-04 | 2009-09-01 | Eastman Kodak Company | Laser etched fiducials in roll-roll display |
| US20070190805A1 (en) * | 2006-02-10 | 2007-08-16 | Benjamin Szu-Min Lin | Method for improving the alignment accuracy of semiconductor process and method of forming opening |
| CN114460819B (zh) * | 2022-01-14 | 2024-01-26 | 北京量子信息科学研究院 | 用于电子束曝光的对准标记及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239921A (ja) * | 1988-03-22 | 1989-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600241A (en) * | 1968-09-09 | 1971-08-17 | Ibm | Method of fabricating semiconductor devices by diffusion |
| US3802940A (en) * | 1969-08-18 | 1974-04-09 | Computervision Corp | Enhanced contrast semiconductor wafer alignment target and method for making same |
| US4134066A (en) * | 1977-03-24 | 1979-01-09 | International Business Machines Corporation | Wafer indexing system using a grid pattern and coding and orientation marks in each grid cell |
| JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
| JPS5539672A (en) * | 1978-09-14 | 1980-03-19 | Fujitsu Ltd | Manufacturing semiconductor device |
| US4356223A (en) * | 1980-02-28 | 1982-10-26 | Nippon Electric Co., Ltd. | Semiconductor device having a registration mark for use in an exposure technique for micro-fine working |
| JPS57112021A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58213425A (ja) * | 1982-06-07 | 1983-12-12 | Fujitsu Ltd | 電子ビ−ム直接露光用位置合わせマ−クとその製造方法 |
| JPS5948924A (ja) * | 1982-09-14 | 1984-03-21 | Nec Corp | 電子線露光用位置合せマ−ク |
| JPS59232416A (ja) * | 1983-06-16 | 1984-12-27 | Oki Electric Ind Co Ltd | アライメントマ−ク |
| JPS6127630A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | 半導体装置の製造方法 |
| JPH07111972B2 (ja) * | 1987-05-14 | 1995-11-29 | 富士通株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-11-08 JP JP63282708A patent/JP2754609B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-08 US US07/363,124 patent/US5128283A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239921A (ja) * | 1988-03-22 | 1989-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181018B1 (en) | 1998-06-12 | 2001-01-30 | Nec Corporation | Semiconductor device |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2016170350A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社東芝 | アライメントマークの形成方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5128283A (en) | 1992-07-07 |
| JP2754609B2 (ja) | 1998-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0277111A (ja) | 半導体装置の製造方法 | |
| KR0170909B1 (ko) | 반도체 소자의 오버레이 검사방법 | |
| KR100519252B1 (ko) | 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법 | |
| KR100532641B1 (ko) | 마스크 기판 및 그 제조 방법 | |
| US5668042A (en) | Method for aligning micro patterns of a semiconductor device | |
| US7939224B2 (en) | Mask with registration marks and method of fabricating integrated circuits | |
| JP2914325B2 (ja) | 半導体素子の工程欠陥検査方法 | |
| JP2830784B2 (ja) | 位置誤差計測方法および半導体装置の製造方法 | |
| JP2991661B2 (ja) | 半導体素子の工程欠陥検査方法 | |
| US5928820A (en) | Method for measuring pattern line width during manufacture of a semiconductor device | |
| JPH08194303A (ja) | 位相シフトマスクおよびその製造方法 | |
| KR20070014585A (ko) | 기판 얼라인 장치 | |
| KR960002287B1 (ko) | 정렬/노광장치의 스텝핑 정밀도 측정방법 | |
| KR970000960B1 (ko) | 반도체 장치의 제조방법 | |
| JPH03106013A (ja) | 位置合わせマーク作成方法 | |
| JPH0926662A (ja) | 露光用基板 | |
| JPS588132B2 (ja) | 集積回路製造方法 | |
| JPS61185927A (ja) | 半導体装置の製造方法 | |
| KR100842740B1 (ko) | 반도체 소자의 오버레이 측정 장치 및 이를 이용한오버레이 측정방법 | |
| KR100228767B1 (ko) | 중첩도 측정장비를 이용한 박막의 두께 측정방법 | |
| JPH03142820A (ja) | 半導体装置の製造方法 | |
| JPH07111231A (ja) | 半導体装置およびその製造方法 | |
| JPH011232A (ja) | パタ−ン重ね合わせ精度測定方法 | |
| JPS6146021A (ja) | アライメント用マ−ク | |
| JPH0214749B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |