JPH1154618A

JPH1154618A - 半導体集積回路装置

Info

Publication number: JPH1154618A
Application number: JP20929197A
Authority: JP
Inventors: Akira Matsumoto; 明松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-04
Filing date: 1997-08-04
Publication date: 1999-02-26
Anticipated expiration: 2017-08-04
Also published as: JP3107005B2

Abstract

(57)【要約】【課題】同じ配線層内で隣接する配線の間隔が狭くて
も、ヴィアホールの埋め込みが不完全になることによる
上層配線と下層配線との接続不良を防止する。【解決手段】半導体基板１１上には複数の下層配線１
２ａ，１２ｂが所定のピッチで形成され、さらにその上
に、絶縁膜１３を介して上層配線１４が形成される。上
層配線１４と下層配線１２ｂとは、配線膜１３に形成さ
れたヴィアホール１３ａに導電性材料１６を埋め込むこ
とで構成されるプラグ１５で電気的に接続される。下層
配線１２ａ，１２ｂのうち上層配線１４と接続される下
層配線１２ｂは、プラグ１５との接触部の幅が他の部分
の幅よりも小さくなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に、
絶縁膜を介して積層された少なくとも２層以上の配線層
を有する半導体集積回路装置に関し、特にその配線およ
びヴィアホールの構造に関する。

【０００２】

【従来の技術】近年の微細化の進んだ多層配線構造を有
する半導体集積回路装置では、上下の配線層は、直径が
０．５μｍ以下の微細なプラグで接続されている。

【０００３】図４に、従来の多層配線構造の半導体集積
回路装置の一例を示す。同図（ａ）は平面図であり、同
図（ｂ）はそのＥ−Ｅ線断面図である。

【０００４】図４において、半導体基板１０１上には、
下層配線１０２ａ，１０２ｂと上層配線１０４とが絶縁
膜１０３を介して形成されている。上層配線１０４と下
層配線１０２ａ，１０２ｂとはプラグ１０５により接続
されている。このようなプラグ１０５の形成は、下層配
線１０２ａ，１０２ｂが形成された半導体基板１０１上
に絶縁膜１０３を堆積した後、絶縁膜１０３の、下層配
線１０２ｂと上層配線１０４との接続部分にヴィアホー
ル１０３ａを形成し、このヴィアホール１０３ａを導電
性材料１０６で埋め込むことにより行う方法が一般的で
ある。また、上層配線１０４および下層配線１０２ｂ
は、ヴィアホール１０３ａを形成する際の位置ずれを考
慮して、プラグ１０５との接触部の幅が他の部分の幅よ
りも広く形成される。

【０００５】しかし、近年の微細化された半導体集積回
路装置においては、配線をより高密度に形成するため
に、配線幅の広くなる部分をなくすることが要求され、
図５に示すように、上層配線１１４および下層配線１１
２ｂの幅は、プラグ１１５と接続する部分でも同じ幅と
されている。つまり、配線幅は一定である。

【０００６】

【発明が解決しようとする課題】しかしながら、微細化
の進む半導体集積回路装置では、同じ配線層内で隣接す
る配線同士の間隔が狭くなり、この配線上に絶縁膜を堆
積したとき、配線間隔の狭い部分では絶縁膜の埋め込み
性が悪く、図６に示すように、隣接する下層配線１１２
ａ，１１２ｂの間に空洞１１７が生じることがある。ま
た、特開平７−３２６６７０号公報や、特公平７−１１
４２３６号公報に開示されているように、半導体集積回
路装置の動作を高速化するため、隣接する配線間の寄生
容量を低減できるよう意図的に空洞を設ける方法もあ
る。

【０００７】このように、隣接する配線間に空洞が形成
されている場合、図７に示すように、ヴィアホール１１
３ａの形成時の位置ずれによりヴィアホール１１３ａが
下層配線１１２ｂ上に完全に乗らず、その側面にも開口
されると、空洞１１７とヴィアホール１１３ａとがつな
がってしまうことがある。この状態でヴィアホール１１
３ａ内に導電性材料１１６を埋め込むと、導電性材料１
１６は空洞１１７内にも入り込み、ヴィアホール１１３
ａが完全には埋め込まれなくなることがある。

【０００８】このことは、上層配線と下層配線との接続
不良の原因となる。特に、空洞を意図的に設けた場合に
はこのような接続不良が発生し易く、歩留りが大幅に低
下する。

【０００９】そこで本発明は、同じ配線層内で隣接する
配線の間隔が狭くても、ヴィアホールの埋め込みが不完
全になることによる上層配線と下層配線との接続不良を
防止する半導体集積回路装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路装置は、半導体基板上に、少な
くとも２層の配線が互いに絶縁膜を介して形成された半
導体集積回路装置であって、下層の配線は所定のピッチ
で複数配列され、前記下層の配線の少なくとも１つは、
前記絶縁膜に設けられたヴィアホールに埋め込まれた導
電性材料によって上層の配線と電気的に接続され、前記
下層の配線のうち前記上層の配線と電気的に接続される
配線の幅は、前記導電性材料との接触部が他の部分より
も狭くなっている。

【００１１】上記のとおり構成された本発明の半導体集
積回路装置では、下層の配線の、上層の配線との電気的
接続のための導電性材料との接触部の幅が、他の部分の
幅よりも狭いので、この部分では、隣接する配線との間
隔が広くなる。その結果、下層の配線を狭ピッチで配線
しても配線間には絶縁膜の空洞が生じない。従って、ヴ
ィアホールの位置がずれてもヴィアホールが空洞とつな
がることはないので、ヴィアホールは完全に導電性材料
で埋め込まれる。

【００１２】また、隣接する配線間の寄生容量を低減す
るために、絶縁膜の、下層の配線の設計上の間隔が最も
狭い配線間に意図的に空洞を設けてもよい。この場合で
も、下層の配線の導電性材料との接触部では隣接する配
線との間隔が広くなっているので、この部分には空洞は
生じない。

【００１３】本発明でいう「上層」および「下層」は、
絶対的な上層および下層を意味するのではなく、上下に
重なり合う２つの配線層の中での相対的な上層および下
層を意味する。従って、３層の積層構造の場合、中間の
配線層は、最も上層の配線層に対しては下層配線となる
し、最も下層の配線層に対しては上層配線となる。

【００１４】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００１５】（第１の実施形態）図１は、本発明の半導
体集積回路装置の第１の実施形態を示す図であり、
（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線断
面図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。

【００１６】図１に示すように、本実施形態の半導体集
積回路装置では、半導体基板１１上に複数の下層配線１
２ａ，１２ｂが所定のピッチで形成され、さらにその上
に、絶縁膜１３を介して上層配線１４が形成された構造
となっている。

【００１７】上層配線１４と下層配線１２ｂとは、プラ
グ１５によって電気的に接続されている。プラグ１５の
形成は、下層配線１２ａ，１２ｂが形成された半導体基
板１１上に絶縁膜１３を堆積した後、絶縁膜１３の、下
層配線１２ｂと上層配線１４との接続部分にヴィアホー
ル１３ａを形成し、このヴィアホール１３ａを導電性材
料１６で埋め込むことにより行う。導電性材料１６とし
ては、タングステン等の金属を用いている。また、ヴィ
アホール１３ａの埋め込みは、化学気相堆積法（ＣＶ
Ｄ）により行うことができる。

【００１８】また、下層配線１２ａ，１２ｂのうち上層
配線１４と接続される下層配線１２ｂは、プラグ１５と
の接触部の幅が他の部分の幅よりも小さくなっている。
本実施形態では、下層配線１２ａ，１２ｂの幅を０．３
μｍ、高さを０．６μｍ、隣接する下層配線同士の間隔
を０．３μｍ、ヴィアホール１３ａの開口径を０．３μ
ｍとしている。また、上層配線１４と接続される下層配
線１２ｂのプラグ１５との接触部の幅は、０．２４μｍ
としている。これにより、下層配線１２ｂのプラグ１５
との接触部での、隣接する下層配線１２ａとの間隔は
０．３３μｍとなる。

【００１９】絶縁膜１３を形成する際、設計上は下層配
線１２ａ，１２ｂの間も絶縁膜１３で完全に埋め込むこ
とができるような成膜条件で絶縁膜１３を形成する。し
かし、この場合であっても、製造上のばらつきにより十
分には埋め込まれず、図１（ｃ）に示すように、下層配
線１２ａ，１２ｂの間に空洞１７が生じることがある。
このような成膜条件としては、例えば、原料ガスにＳｉ
Ｈ₄、Ｏ₂を用い、基板バイアスを１５００Ｗとしてプラ
ズマＣＶＤにより、絶縁膜１３としてＳｉＯ₂膜を堆積
する方法がある。埋め込み性能の限界領域では、設計上
同じ配線間隔でも、製造上のばらつきにより、上述のよ
うに完全な埋め込みができる場合とできない部分とがあ
らわれるが、少しでも配線間隔が広がれば、下層配線１
２ａ，１２ｂの間を確実に埋め込み可能となる。

【００２０】本発明では、上層配線１４と接続される下
層配線１２ｂのプラグ１５との接触部では隣接する下層
配線１２ａとの間隔が広くなっているので、この部分で
は空洞１７は生じない。その結果、絶縁膜１３に形成さ
れるヴィアホール１３ａの位置ずれが生じてもヴィアホ
ール１３ａと空洞１７とがつながることはなく、導電性
材料１６のヴィアホール１３ａへの埋め込みが不完全に
なることによる、上層配線１４と下層配線１２ａとの接
触不良も生じない。

【００２１】ここで、下層配線の間隔を同じにした条件
で、図４に示したような、プラグとの接触部の配線幅を
広くした構造、図５に示したような、配線幅が一定の構
造および本実施形態の構造について、歩留りを比較し
た。なお、ここでは、空洞は意図的には設けていない。
その結果、配線幅が一定の構造では約８０％であったの
に対し、プラグとの接触部の配線幅を広くした構造およ
び本実施形態の構造では１００％であった。

【００２２】ところで、プラグとの接触部を広くした構
造では、その部分では隣接する配線との間隔が狭くなっ
ているため、配線ピッチの微細化は困難である。これに
対して本実施形態の構造では、配線幅を広くしていない
ので、プラグ１５との接触部で隣接する下層配線間に空
洞１７が形成されず、かつ、プラグ１５と下層配線１２
ｂとの電気的接続に影響を与えない範囲で配線ピッチの
更なる微細化が可能となる。

【００２３】（第２の実施形態）図２は、本発明の半導
体集積回路装置の第２の実施形態を示す図であり、
（ａ）はその要部平面図、（ｂ）は（ａ）のＣ−Ｃ線断
面図、（ｃ）は（ａ）のＤ−Ｄ線断面図である。

【００２４】本実施形態では、絶縁膜２３は、隣接する
下層配線２２ａ，２２ｂの間のうち設計上最小の配線間
隔となっている部分には必ず空洞２７ができるように形
成されている。その他の構造は第１の実施形態と同様で
あり、特に、上層配線２４と接続される下層配線２２ｂ
のプラグ２５との接触部では下層配線２２ｂの幅が狭く
なっている。上記のように、隣接する下層配線２２ａ，
２２ｂの間に空洞２７を設ける成膜条件としては、下層
配線２２ａ，２２ｂの配線間隔および配線高さを第１の
実施形態と同様とした場合、例えば、原料ガスにＳｉＨ
₄、Ｏ₂を用い、基板バイアスを１２００Ｗとしてプラズ
マＣＶＤにより、絶縁膜２３としてＳｉＯ₂膜を堆積す
る方法がある。これにより、隣接する下層配線２２ａ，
２２ｂの間隔が最小となっている部分には空洞２７が形
成されるが、上層配線２４と接続される下層配線２２ｂ
のプラグ２５との接触部では空洞２７は形成されない。

【００２５】その結果、絶縁膜２３に形成されるヴィア
ホール２３ａの位置ずれが生じても、第１の実施形態と
同様に、上層配線２４と下層配線２２ｂとの接触不良も
生じない。さらに本実施形態では、隣接する下層配線２
２ａ，２２ｂの間隔が最小となっている部分に空洞２７
が形成されているので、隣接する下層配線間の寄生容量
が低減され、半導体集積回路装置の高速化が可能とな
る。

【００２６】ここで、下層配線の間隔を同じにした条件
で、図５に示したような、配線幅を一定とした構造と本
実施形態の構造とで歩留りを比較した。ここでは、両者
とも意図的に空洞を形成している。その結果、配線幅を
一定とした構造では約５０％であったのに対し、本実施
形態の構造では１００％であった。

【００２７】さらに、本実施形態の構造において、下層
配線２２ａ，２２ｂの配線間隔を０．３μｍとした場合
の下層配線２２ａ，２２ｂ間の寄生容量を測定した。ま
た、比較のために、下層配線の配線幅を一定とした以外
は本実施形態と同様に製造した半導体集積回路装置、す
なわち図５に示したような、配線幅を一定とした構造を
有する半導体集積回路装置について、意図的に空洞を設
けたものと設けないものとの寄生容量を測定した。その
結果を図３のグラフに示す。このグラフから明らかなよ
うに、意図的に空洞を設けたもの（比較例２）は、意図
的に空洞を設けないもの（比較例１）と比べて寄生容量
が低く、本実施形態の構造（実施例）では、意図的に空
洞を設けたもとと同等の値が得られた。

【００２８】以上の比較結果から、本実施形態の半導体
集積回路装置は、隣接配線間の寄生容量を低減しつつ
も、高い歩留りを達成できるものである。

【００２９】上述した２つの実施形態では、１つの下層
配線が上層配線と接続される場合を例に挙げて説明した
が、２つ以上の下層配線が上層配線と接続される構造で
あってもよいし、上層配線も２つ以上設けられていても
よい。また、上述した２つの実施形態では２層構造の半
導体集積回路装置を例に挙げて説明したが、本発明は３
層以上の半導体集積回路装置にも適用することができ
る。例えば図１に示した上層配線１４の上に更に第３の
配線（不図示）が、絶縁膜１３および上層配線１４を覆
って形成された第２の絶縁膜（不図示）上に形成され、
第３の配線と上層配線１４とが、第２の絶縁膜中に設け
られた第２のプラグ（不図示）で接続される場合には、
上層配線１４の第２のプラグとの接触部の幅が、他の部
分よりも狭くされる。

【００３０】

【発明の効果】本発明は、以上説明したとおり、下層の
配線の、上層の配線との電気的接続のための導電性材料
との接触部の幅を、他の部分の幅よりも狭くすること
で、下層の配線を狭ピッチで配線しても、ヴィアホール
の位置ずれにより導電性材料の埋め込みが不十分になる
ことによる上層の配線と下層の配線との接触不良を防止
することができる。

【００３１】また、絶縁膜の、下層の配線の設計上の間
隔が最も狭い配線間に意図的に空洞を設けることによ
り、隣接する配線間の寄生容量を低減することができ、
半導体集積回路装置の高速化が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施形態
を示す図であり、（ａ）はその要部平面図、（ｂ）は
（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断
面図である。

【図２】本発明の半導体集積回路装置の第２の実施形態
を示す図であり、（ａ）はその要部平面図、（ｂ）は
（ａ）のＣ−Ｃ線断面図、（ｃ）は（ａ）のＤ−Ｄ線断
面図である。

【図３】本発明の第２の実施形態の構造および従来の構
造の、隣接配線間の寄生容量を示すグラフである。

【図４】従来の半導体集積回路装置の一例を示す図であ
り、（ａ）はその要部平面図、（ｂ）は（ａ）のＥ−Ｅ
線断面図である。

【図５】従来の半導体集積回路装置の他の例の要部平面
図である。

【図６】図５に示した半導体集積回路装置のＦ−Ｆ線断
面図である。

【図７】従来の半導体集積回路装置での問題点を説明す
るための断面図である。

【符号の説明】

１１，２１半導体基板１２ａ，１２ｂ，２２ａ，２２ｂ下層配線１３，２３絶縁膜１３ａ，２３ａヴィアホール１４，２４上層配線１５，２５プラグ１６導電性材料１７，２７空洞

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、少なくとも２層の配線
が互いに絶縁膜を介して形成された半導体集積回路装置
であって、下層の配線は所定のピッチで複数配列され、前記下層の配線の少なくとも１つは、前記絶縁膜に設け
られたヴィアホールに埋め込まれた導電性材料によって
上層の配線と電気的に接続され、前記下層の配線のうち前記上層の配線と電気的に接続さ
れる配線の幅は、前記導電性材料との接触部が他の部分
よりも狭くなっている半導体集積回路装置。
【請求項２】前記絶縁膜の、前記下層の配線の設計上
の間隔が最も狭い配線間に空洞を有する請求項１に記載
の半導体集積回路装置。