KR20010102102A - 도파관 구조물 및 그 제조 방법 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 도파관 및 광 신호 통신용 도파관 제조 방법에 관한 것이다. 도파관 구조는 표준 CMOS 제조 공정을 사용하여 제조되고 디지털 CMOS 회로를 갖는 동일한 칩에 통합된다. 도파관 제조의 예시적 방법은 유전체 층을 통해 기판으로의 컨택트를 형성하고 컨택트의 측벽을 제 1 금속 코팅으로 코팅하는 단계를 포함한다. 그런 다음, 컨택트를 유전체 재료로 충진한다. 부분적인 도파관 구조를 도파관 유전체 구조와 그 도파관 유전체 구조 위에 규정된 제 2 금속 코팅에 의해 형성한다. 제 3 금속 코팅이 형성되어 부분적인 도파관 구조, 제 1 금속 코팅 및 제 2 금속 코팅의 측면을 따라 스페이서를 규정한다. 제 3 금속 코팅은 도파관 유전체 구조로 충진되는 도파관 구조를 완성하도록 형성된다. 그러고 나서, 광 신호는 도파관 구조를 통해 전파하되 다른 CMOS 디지털 회로와 접속될 수 있다.

Description

도파관 구조물 및 그 제조 방법{WAVEGUIDE STRUCTURES INTEGRATED WITH STANDARD CMOS CIRCUITRY AND METHODS FOR MAKING THE SAME}
오늘날의 반도체 디바이스는 계속해서 더 정밀한 요구에 대처해 오고 있다. 이 기술을 사용하는 디바이스가 시장에 널리 공급되자, 소비자들은 이 디바이스에 더 많은 요구를 하게 되었다. 이들 요구는 더 우수한 기능을 갖는 더 작고, 더 조밀한 디바이스를 포함한다.
더 우수한 실행 회로에 관해 면밀히 연구하면서, CMOS 회로 디자이너들은 다른 기술을 조사해 왔다. 예를 들면, 그러한 기술은 무선 주파수(RF) 기술, 마이크로웨이브 주파수 기술 및 광 주파수 기술을 포함한다. 그러나, 문제는 그러한 기술들이 표준 CMOS 디자인에서 구현되는 것과 동일한 프로세스 공정을 사용하여 집적될 수 없다는 것이다. 그 결과, 더 빠른 실행 회로가 필요하게 될 때, 집적회로디자이너들은 별도의 칩의 디자인과 제조를 분리하고, 그런 다음 인쇄 배선회로 기판(PCB)을 사용하여 그것들을 통합해야만 한다.
잘 알려진 바와 같이, 분리된 디자인과 제조는 제조상 차이로 인해 요구된다. 즉, CMOS 디바이스를 만들 때 사용되는 표준 제조 공정은 RF 회로, 마이크로웨이브 회로 또는 광 회로에는 용이하게 적용되지 않는다. 예컨대, 많은 RF 회로는 도선이 내부 도전체와 외부 실드(shield)를 갖는 동축 구조로 형성될 것을 필요로 한다. 몇몇 마이크로웨이브 회로는 마이크로스트립 기술과 유전체 재료를 충진한 또는 충진하지 않는 강철 도파관을 사용하여 제조된다. 또한, 광 디바이스는 종종 다수의 유전체 층 및 특별하게 구성된 컨덕터를 사용하여 제조된다.
일단 RF 디바이스, 마이크로웨이브 디바이스 또는 광 디바이스 중 하나와 CMOS 칩 모두가 집적될 준비가 되면, 적절한 통신이 두 기술의 신호 사이에서 만들어지는 것을 보장하는 실질적 작업이 수행되어야 한다. 이 테스트는 종종 상당한 시간 투자를 필요로 하고 정밀한 성능 요구를 만족시키지 못하는 디바이스가 생성되는 회수도 많다. 이러한 성능의 실패는 주로 분리된 제조 공정 및 개별 칩이 접속될 때 겪게 되는 신호 손실 또는 전력 손실에 기인한다. 게다가, 분리된 제조 및 통합은 공학 비용의 증가와 그에 따른 최종 생산비용의 증가를 가져온다.
전술한 것을 고려하면, 다른 비 CMOS 고속 회로와 함께 표준 CMOS 회로 모두를 통합할 수 있는 반도체 디바이스가 필요하다. 또한, 표준 CMOS 제조 공정을 사용하여 반도체 디바이스를 제조하는 방법도 필요하다.
발명의 개요
넓게 말하면, 본 발명은 표준 CMOS 회로와 함께 비 CMOS 고속 회로 구조를 통합한 반도체 디바이스를 제공함으로써 이러한 필요를 충족시킨다. 본 발명은 공정, 장비, 시스템, 디바이스 또는 방법과 같은 것을 포함하여 여러 가지 방법으로 구현될 수 있다는 것을 이해해야 한다. 본 발명의 몇몇 창의적 실시예는 후속하여 기술될 것이다.
일 실시예에서, CMOS 제조 공정을 사용하여 도파관 구조를 제조하는 방법이 개시되어 있다. 본 방법은 자체 내에 제조된 복수개의 액티브 디바이스를 갖는 기판과 상부의 산화물 층을 제공한다. 산화물 층을 통해 컨택트 홀을 규정하여 기판으로의 경로를 형성한다. 그런 다음, 본 방법은 제 1 금속 코팅을 산화물 층 위와 컨택트 홀 내에 증착하는 단계로 이동한다. 제 1 금속 코팅을 컨택트 홀의 바닥으로부터 제거하여 기판으로의 경로를 규정하고 컨택트 홀을 컨택트 홀 유전체 재료로 충진한다. 그런 다음, 도파관 유전체를 제 1 금속 코팅 위에 컨택트 홀 유전체 재료와 접속하도록 형성한다. 후속하여, 제 2 금속 코팅을 도파관 유전체 위에 형성한다. 본 방법은 제 2 금속 코팅, 도파관 유전체 및 제 1 금속 코팅을 패터닝(patterning)하는 단계로 이동한다. 도파관 유전체와 접속하는 컨택트 홀 유전체 재료를 갖는 부분적인 도파관 구조를 남기도록 패터닝을 구성한다. 제 3 금속 코팅을 부분적인 도파관 구조 위에 형성한다. 제 1 금속 코팅과 제 2 금속 코팅을 접속시키고 도파관 유전체를 둘러싸서 도파관 구조를 규정하는 금속 스페이서를 형성하도록 제 3 금속 코팅을 구성한다.
또 다른 실시예에서, 광 신호를 통신하기 위한 도파관을 제조하는 방법이 개시되어 있다. 본 방법은 유전체 층을 통해 기판으로의 컨택트를 형성하고 제 1 금속 코팅으로 컨택트 측벽을 코팅하는 단계를 포함한다. 그런 후에, 이 컨택트를 유전체 재료로 충진한다. 제 1 금속 코팅 및 컨택트의 유전체 재료 위에 부분적인 도파관 구조를 형성한다. 부분적인 도파관 구조는 도파관 유전체 구조와 도파관 유전체 구조 위에 규정되는 제 2 금속 코팅에 의해 규정된다. 그러고 나서, 부분적인 도파관 구조, 제 1 및 제 2 금속 코팅의 측면을 따라 스페이서를 규정하기 위해 제 3 금속 코팅을 형성한다. 제 3 금속 코팅은 도파관 유전체 구조로 충진된 도파관 구조를 완성하도록 형성한다. 그에 따라, 광 신호는 도파관 구조를 통해 전파될 수 있고 다른 CMOS 디지털 회로와 접속될 수 있다.
또 다른 실시예에서는, 반도체 디바이스에 집적되고 표준 CMOS 공정을 사용하여 제조되는 도파관 구조가 개시된다. 도파관 구조는 (a) 자체 내에 제조되는 발광 다이오드를 갖는 기판과, (b) 기판의 발광 다이오드와 통신하는 도전체 재료 코팅 및 유전체 충진 커택트와, (c) 도전체 재료 코팅 및 유전체 충진 컨택트와 유전성 접속을 하여 도파관을 규정하는 도전체 재료 코팅된 유전체 라인을 포함한다.
본 발명의 많은 장점을 인식해야 한다. 이제 반도체 응용 분야는 도파관 구조와 표준 CMOS 피쳐를 단일 칩으로 통합할 수 있다. 그와 같이, 디자이너들은 원하는 집적 회로를 만들기 위해 도파관 구조를 갖는 칩과 CMOS 칩을 별도로 디자인하고 제조할 필요가 없어졌다. 본 발명의 다른 측면과 장점은 첨부한 도면을 참조하여 예에 의해 본 발명의 원리를 설명하는 후속의 상세한 설명으로부터 명백해 질것이다.
본 발명은 반도체 디바이스 제조에 관한 것이다. 더 상세하게, 본 발명은 고속 도파관 구조(high speed waveguide structure)를 표준 상보형 금속 산화물 반도체(CMOS) 칩 내에 집적시키는 것에 관한 것이다.
본 발명은 첨부한 도면과 함께 후속하는 상세한 설명으로 쉽게 이해할 수 있을 것이다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른, 최초 표준 CMOS 공정 동안의 반도체의 단면도,
도 2는 본 발명의 실시예에 따른, 에칭 공정이 수행된 후의 도 1의 반도체 기판의 단면도,
도 3은 산화물 층 위 및 기판과 접속하는 컨택트 내에 형성된 TiN 코팅,
도 4는 본 발명의 일 실시예에 따른, 컨텍트 내의 TiN 재료의 일부를 제거하기 위해 수행되는 에칭 공정을 도시하는 도면,
도 5는 본 발명의 일 실시예에 따른, 컨택트 내에 유전체 층을 증착하여 형성된 기판에 대한 유전체 접속부,
도 6은 본 발명의 일 실시예에 따른, CMP 공정이 과잉 유전체 재료를 제거하기 위해 사용된 후 도 5의 결과적 구조,
도 7은 본 발명의 일 실시예에 따른, 유전체 층 및 제 2 TiN 코팅이 도 6의 구조 위에 형성된 후의 결과적 구조,
도 8은 본 발명의 일 실시예에 따른, 부분적인 도파관의 위치를 규정하기 위해 사용된 포토레지스트 마스크의 형성을 도시하는 도면,
도 9는 본 발명의 일 실시예에 따른, 도파관 유전체 구조를 갖는 부분적인 도파관 구조,
도 10은 본 발명의 일 실시예에 따른, 제 3 TiN 코팅이 부분적인 도파관 구조 위에 증착된 후 도 9의 구조,
도 11a는 본 발명의 일 실시예에 따라, 표준 CMOS 제조 공정을 사용하여 제조된 결과적 도파관 구조,
도 11b는 본 발명의 일 실시예에 따른, 도 11의 도파관 구조의 세부도,
도 12는 본 발명의 일 실시예에 따라, 표준 CMOS 공정을 계속하기 위해 도파관 구조 위에 형성된 유전체 층.
집적된 도파관 구조를 갖는 CMOS 반도체 디바이스가 개시된다. 후속하는 상세한 설명에서, 본 발명의 총체적 이해를 제공하기 위해 수많은 특정 세부 사항을 기술할 것이다. 그러나, 본 발명은 이들 특정 세부의 전부 또는 일부 없이도 당업자가 실시할 수 있다는 것을 이해해야 한다. 한편, 잘 알려진 프로세싱 동작은 본 발명을 불필요하게 모호하게 하지 않도록 하기 위해 상세히 기술되지 않았다.
도 1은 본 발명의 일 실시예에 따른, 초기 표준 CMOS 공정 동안의 반도체 디바이스의 단면도를 도시하고 있다. 디바이스는 트랜지스터 디바이스가 제조되는 복수개의 액티브 영역을 포함하는 반도체 기판(100)에서부터 처리된다. 이 예에서, 얕은 트렌치 격리(STI) 영역(102)을 제공하여 소스 및 드레인 영역(104)과 게이트 전극(106)을 포함하는 예시적 트랜지스터를 격리시킨다. 일단 다양한 트랜지스터가 IC 디바이스 전체에 규정되면, 산화물 층(108)을 반도체 기판(100) 위에 증착한다. 본 실시예에서, 산화물 층(108)을 약 5,000Å 내지 약 15,000Å 두께로 증착하는데 바람직한 두께는 약 10,000Å이다.
도 2는 에칭 공정이 본 발명의 일 실시예에 따라 수행된 후의 도 1의 반도체 기판(100)의 단면도이다. 도시된 바와 같이, 포토레지스트 마스크(110)를 산화물 층(108) 위에 패터닝하여 반도체 기판(100)으로의 컨택트를 규정한다. 에칭 공정(112)을 실시하여 산화물 층(108)을 통해 에칭하는데, 이 산화물 층은 바람직하게는 실리콘 이산화물(SiO2) 재료, 다른 적절한 무기물 또는 유기물 유전체이다. 에칭 공정은 영역(100a)에서 반도체 기판(100)으로의 컨택트를 규정하는데, 이는 이하 도 11b에 도시된 것과 같은 발광 다이오드(LED)를 형성하기 위해 사용된다. 또한, 본 발명의 도파관은 잘 알려진 기술을 사용하여 반도체 기판(100) 내에서 제조되어 광 신호를 생성할 수 있는 레이저 다이오드를 구현할 수도 있다.
일단, 에칭 공정(112)이 도 2에서 완료되면, 산화물 층(108) 위 그리고 컨택트(113) 내에 티타늄 질화물(TiN) 층(114)을 증착하는 도 3의 공정 단계로 넘어 간다. 도시된 바와 같이, 바닥을 포함하는 컨택트(113)의 벽을 TiN 층(114)으로 증착한다. 바람직하게, 약 200Å 내지 약 1,000Å 사이의 두께로 TiN 층(114)을 증착하는데, 더 바람직하게는 약 500Å의 두께로 증착한다. 바람직하게, TiN 재료의 비저항(resistivity)은 약 50 micro-Ω/cm 내지 약 1,000 micro-Ω/cm사이에 있을것이고, 더 바람직하게는 100 micro-Ω/cm일 것이다.
도 4는 본 발명의 일 실시예에 따라 TiN 재료(114)의 일부를 제거하는 에칭 동작을 도시하고 있다. 도시된 바와 같이, 컨택트(113) 내의 반도체 기판(100)의 영역(100a)을 노출시키는 방식으로 포토레지스트 마스크(116)를 TiN 층(114) 위에 형성한다. TiN 재료(114)를 컨택트(113)의 바닥으로부터 제거함으로써, 형성될 도파관이 반도체 기판(100) 및 그와 연관된 발광 구조체와 접속될 수 있다. 이제, 산화물 층(120)이 영역(100a)에서 반도체 기판(100)과 직접적으로 접촉하도록 TiN 층(114) 위와 컨택트(113) 내에 산화물 층(120)을 증착한다. 바람직하게, 산화물 증착은 반도체 기판(100)으로의 컨택트(113)를 충진하도록 잘 구성되는 고밀도 플라즈마(HDP) 산화물 증착이다.
이 시점에서, 도 6에 도시된 것과 같이 TiN 층(114)까지 산화물 층(120)을 제거하기 위해 화학 기계 연마(CMP) 공정을 수행한다. 도 7에 도시된 바와 같이, TiN 층(114) 위와 컨택트(113) 내에 포함되는 산화물 재료(120)와 유전성 접속을 하는 또 다른 산화물 층(112)을 증착한다. 바람직하게, 산화물 층(112)은 5,000Å 내지 약 15,000Å 사이의 두께를 갖는다. 일단 산화물 층(112)이 적절한 두께로 증착되어 형성된 도파관의 깊이가 규정되면, TiN 재료(114a)를 산화물 층(122) 위에 증착한다. 바람직하게, TiN 재료(114a)는 200Å 내지 1,000Å의 두께를 가질 것이고, 더 바람직하게는 TiN 층(114)과 마찬가지로 약 500Å의 두께를 가질 것이다.
도파관의 폭은 도 8에 도시된 것처럼 TiN 층(114a) 위에 포토레지스트 마스크(124)를 패터닝함으로써 규정된다. 일단, 포토레지스트 마스크(124)가 TiN 층(114a) 위에 규정되면, 에칭 공정(126)을 수행하여 노출된 TiN 층(114a), 산화물 층(122) 및 TiN 층(114)을 제거한다. 그러므로, 포토레지스터 마스크(124)는 도 9에 도시된 바와 같이 도파관의 폭 W를 규정한다. 바람직하게, 그 폭은 0.5 마이크론 내지 50 마이크론 사이가 되도록 선택할 수 있고, 더 바람직하게는 약 1 마이크론을 선택할 수 있다. TiN 층(114a), 산화물 층(122) 및 TiN 층(114)을 통해 수행된 예시적 에칭 공정은 아래 표 A에 도시되어 있다. 따라서, 에칭된 산화물 층(122)은 상부 및 하부에서 도전 재료로 코팅된 유전체 라인을 규정한다. 이 시점에서, 도파관은 사방이 금속 코팅에 의해 둘러싸일 필요가 있기 때문에 아직 규정되지 않는다.
다음 공정에서, 도 10에 도시된 바와 같이 또 다른 TiN 층(114b)을 산화물층(108) 상부 위와 부분적인 도파관 구조의 TiN 층(114a) 위에 블랭킷 증착한다. 본 실시예에서, TiN 층(114b)의 두께는 바람직하게 약 200Å 내지 약 2,000Å 사이에 있을 것이고, 더 바람직하게는 약 1,000Å이 될 것이다. 일단 TiN 층(114b)을 증착하고 나면, 에칭 공정(117)을 수행하여 TiN 층(114b)을 산화물 층(108) 및 TiN 층(114a) 위로부터 제거한다. 도 11에서 도시된 것과 같이, 에칭 공정(117)의 결과, TiN 스페이서(114b)를 산화물 층(112) 주위에 남겨서, 유전체 재료(122)를 둘러싸고 도파관 구조(130)를 규정하게 될 것이다. 잘 알려진 바와 같이, 도파관 구조는 공동(hollow) 또는 유전체로 충진된 도전성 튜브, 스퀘어 또는 직사각형(rectangle)으로 구성된다. 차단 주파수(cutoff frequency)보다 높은 전자기파(electromagnetic waves)는 도파관 내에 갇힌 전계 및 자계를 이용하여 도파관을 따라 전파될 수 있다. 유리하게, 본 발명의 도파관(130)은 디지털 회로를 제조하는데 사용되는 것과 동일한 표준 CMOS 공정을 사용하여 제조될 수 있다.
도시된 바와 같이, 도파관 구조(130)는 이 경우에는 바람직하게 TiN인 금속 재료에 의해 둘러싸이게 된다. 다른 적절한 금속 재료도 도파관(130)의 스페이서를 규정하기 위해 사용할 수 있다는 것을 이해해야 한다. 예컨대, 다른 적절한 재료는 티타늄 질화물(TiN), 구리(Cu), 금(Au), 텅스텐(W) 및 탄탈륨 질화물(TaN)로 이루어진 그룹에서 선택할 수 있다. 일단, 도파관 구조(130)가 형성되면, 산화물 층(132)을 도 12에 도시된 바와 같이 도파관 구조 위에 형성할 수 있고, 남은 표준 공정 단계는 원하는 대로 달성될 수 있다.
도 11b는 본 발명의 일 실시예에 따른 도파관 구조의 더 상세한 세부도를 도시하고 있다. 도파관 구조(130)는 TiN 재료(114, 114a, 114b)에 의해 규정된 스페이서를 갖는 것으로 도시된다. 라인 형태의 산화물 층(122)과 하부로 확장하여 반도체 기판(100)의 영역(100a)과 접촉하게 되는 산화물 재료(120)가 도파관 구조 내에 포함된다. 본 예시적 실시예에서, 반도체 기판(100)은 바람직하게 음으로 하전된 P 형 기판이다. 다이오드를 규정하기 위해 사용되는 N+ 도핑 웰은 영역(100a) 내에 규정된다. 그러고 나서, N+ 도핑 웰은 공정 동안 양의 전원에 접속될 수 있다.
그림으로 다이오드(140)의 위치를 도시하기 위해, 단순화된 도면이 N+ 도핑웰 및 P 형 기판의 접속부에서 다이오드가 규정되는 방식을 도시하고 있다. 따라서, 다이오드(140)는 도파관 구조(130)의 유전체 재료(120, 122)를 통해 광 신호를 전파시키기 위해 발광 다이오드(LED)와 같이 필요한 광을 생성하고 기능을 수행할 수 있다. 일 실시예에서, 도파관 구조(130)는 약 1014Hz 보다 더 큰 주파수를 갖는 광 신호를 전파시키는데 사용될 수 있다. 광신호의 1014Hz의 주파수는 가장 큰 크기(폭 또는 높이 둘 중 하나)가 약 1 마이크론인 경우의 도파관 구조(130)에 대한 차단 주파수이다. 만일, 1013Hz보다 더 큰 주파수의 광신호를 전파시키기를 원한다면, 가장 큰 크기(가령, 폭)는 약 10 마이크론보다 더 커야 한다. 그와 같이 이해될 수 있는 것처럼, 도파관 구조(130)의 크기에 대한 변경은 차단 주파수를 조절할 수 있게 한다.
비록 전술한 발명이 이해의 명료함을 위해 몇몇 세부 사항에 대해 기술되었지만, 소정의 변화 및 변형이 첨부된 청구항의 범위 내에서 실시될 수 있다는 것은 자명하다는 것을 이해해야 한다. 따라서, 본 실시예는 예시적인 것이되 제한적이지 않고, 본 발명은 본 명세서에 주어진 세부 사항에 한정하지는 않으며 첨부된 청구항의 범위 및 등가물 내에서 변형될 수 있다는 것을 이해해야 한다.

Claims (20)

  1. CMOS 제조 공정을 이용하는 도파관 구조물(a waveguide structure)의 제조 방법에 있어서,
    자체 내에 제조된 복수개의 액티브 디바이스를 갖는 기판과 그 위에 놓이는 산화물 층을 제공하는 단계와,
    상기 산화물 층을 통해 컨택트 홀을 규정하여 상기 기판으로의 경로를 규정하는 단계와,
    상기 산화물 층 위와 상기 컨택트 홀 내에 제 1 금속 코팅을 증착하는 단계와,
    상기 컨택트 홀의 바닥으로부터 상기 제 1 금속 코팅을 제거하여 상기 기판으로의 상기 경로를 규정하는 단계와,
    상기 컨택트 홀을 컨택트 홀 유전체 재료로 충진하는 단계와,
    상기 제 1 금속 코팅 위 및 상기 컨택트 홀 유전체 재료와 접촉하도록 도파관 유전체를 형성하는 단계와,
    상기 도파관 유전체 위에 제 2 금속 코팅을 형성하는 단계와,
    상기 제 2 금속 코팅, 상기 도파관 유전체 및 상기 제 1 금속 코팅을 패터닝하여 상기 도파관 유전체와 접촉하는 상기 컨택트 홀 유전체 재료를 갖는 부분적인 도파관 구조물을 남기는 단계와,
    상기 부분적인 도파관 구조물 위에 제 3 금속 코팅을 형성하여 상기 제 1 금속 코팅과 상기 제 2 금속 코팅을 접속시키고, 상기 도파관 유전체를 둘러싸서 상기 도파관 구조물을 규정하는 금속 스페이서를 형성하는 단계
    를 포함하는 도파관 구조물 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판은 상기 기판에 규정된 경로에 발광 다이오드 및 레이져 다이오드 중 하나를 포함하는
    도파관 구조물 제조 방법.
  3. 제 1 항에 있어서,
    상기 발광 다이오드 및 상기 레이져 다이오드 중 하나는 상기 컨택트 홀 유전체 재료 및 상기 도파관 구조물의 상기 도파관 유전체를 통해 전파되는 광 신호를 생성하도록 형성되는
    도파관 구조물 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속 코팅, 상기 제 2 금속 코팅 및 상기 제 3 금속 코팅 각각은티타늄 질화물(TiN), 구리(Cu), 금(Au), 텅스텐(W) 및 탄탈륨 질화물(TaN)로 이루어진 그룹으로부터 선택되는
    도파관 구조물 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 금속 코팅, 상기 제 2 금속 코팅 및 상기 제 3 금속 코팅 각각은 티타늄 질화물(TiN)이고,
    상기 코팅은 약 200Å 내지 약 2,000Å 사이의 두께를 갖는
    도파관 구조물 제조 방법.
  6. 제 5 항에 있어서,
    상기 티타늄 질화물(TiN)은 약 50 micro-Ω/cm 내지 약 1,000 micro-Ω/cm 사이의 비저항(resistivity)을 갖는
    도파관 구조물 제조 방법.
  7. 제 1 항에 있어서,
    상기 도파관 구조물은 1014Hz 이상의 주파수를 갖는 광 신호를 전파시킬 수 있는 광 도파관 구조물인
    도파관 구조물 제조 방법.
  8. 제 7 항에 있어서,
    상기 도파관 유전체는 약 5,000Å 내지 약 15,000Å 사이의 두께와, 약 5,000Å 내지 약 50,000Å 사이의 폭을 갖는
    도파관 구조물 제조 방법.
  9. 광 신호를 통신하기 위한 도파관의 제조 방법에 있어서,
    유전체 층을 통해 기판으로의 컨택트를 형성하는 단계와,
    상기 컨택트의 측벽을 제 1 금속 코팅으로 코팅하는 단계와,
    상기 컨택트를 유전체 재료로 충진하는 단계와,
    상기 제 1 금속 코팅과 상기 컨택트의 상기 유전체 재료 위에 부분적인 도파관 구조물 - 상기 부분적인 도파관 구조물은 도파관 유전체 구조물과 상기 도파관 유전체 구조물 위에 규정된 제 2 금속 코팅에 의해 규정됨 - 형성하는 단계와,
    상기 부분적 도파관 구조물의 측면을 따라 스페이서를 규정하기 위한 제 3금속 코팅을 형성하는 단계
    를 포함하되,
    상기 제 1 금속 코팅, 상기 제 2 금속 코팅 및 상기 제 3 금속 코팅은 상기 도파관 유전체 구조물로 충진되는 도파관을 규정하는
    도파관 제조 방법.
  10. 제 9 항에 있어서,
    상기 컨택트의 측벽을 상기 제 1 금속 코팅으로 코팅하는 단계는
    상기 유전체 층 위와 상기 컨택트 내에 상기 제 1 금속 코팅을 증착하는 단계와,
    상기 컨택트의 바닥으로부터 상기 제 1 금속 코팅을 에칭 제거하여 상기 기판으로의 비금속 경로를 규정하는 단계
    를 포함하는 도파관 제조 방법.
  11. 제 10 항에 있어서,
    상기 컨택트를 상기 유전체 재료로 충진하는 단계는
    상기 제 1 금속 코팅 위와 상기 컨택트 내를 HDP 산화물로 증착하는 단계와,
    상기 제 1 금속 코팅 위로부터 산화물을 연마 제거하여 상기 컨택트 내에 남는 상기 HDP 산화물이 상기 컨택트 내에 포함되는 상기 유전체 물질을 규정하도록 하는 단계를 포함하는
    도파관 제조 방법.
  12. 제 10 항에 있어서,
    상기 부분적인 도파관 구조물을 형성하는 단계는
    상기 제 1 금속 코팅 위에 산화물 층을 증착하는 단계와,
    상기 산화물 층 위에 상기 제 2 금속 코팅을 증착하는 단계와,
    상기 제 2 금속 코팅 위에 포토레지스트 마스크를 형성하여 일부 도파관 구조물을 규정하는 단계와,
    상기 포토레지스트 마스크에 의해 도포되지 않는 상기 제 2 금속 코팅, 상기 산화물 층 및 상기 제 1 금속 코팅을 에칭하는 단계
    를 포함하는 도파관 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 3 금속 코팅을 형성하여 상기 부분적인 도파관 구조물의 측면을 따라 스페이서를 규정하는 단계는
    상기 제 3 금속 코팅을 상기 부분적인 도파관 구조물의 상기 제 2 금속 코팅위와 상기 유전체 층 위에 증착하는 단계와,
    상기 제 3 금속 코팅을 블랭킷 에칭하여 상기 제 3 금속 코팅을 상기 유전체 층 위에서 제거하고 상기 부분적인 도파관 구조물의 상기 제 2 금속 코팅 위에서 부분적으로 제거하는 단계를 포함하되,
    상기 부분적인 에칭은 상기 스페이서를 규정하여 상기 도파관을 규정하는
    도파관 제조 방법.
  14. 제 10 항에 있어서,
    상기 기판 내에 발광 다이오드가 형성되고 상기 발광 다이오드는 상기 컨택트 내의 상기 유전체 재료와 상기 도파관 구조물 내의 도파관 유전체를 광학적으로 접속하는
    도파관 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 1 금속 코팅, 상기 제 2 금속 코팅 및 상기 제 3 금속 코팅은 각각
    티타늄 질화물(TiN), 구리(Cu), 금(Au), 텅스텐(W) 및 탄탈륨 질화물(TaN)로 이루어진 그룹으로부터 선택되는
    도파관 제조 방법.
  16. 표준 CMOS 공정을 사용하여 제조되는 반도체 디바이스 내에 통합되는 도파관 구조물에 있어서,
    자체 내에 제조될 발광 다이오드를 갖는 기판과,
    상기 기판의 상기 발광 다이오드와 통신하는 도전성 재료로 코팅되고 유전체로 충진된 컨택트와,
    상기 도전성 재료로 코팅되고 유전체로 충진된 컨택트와 유전성 접속을 하는 도전성 재료로 코팅된 유전체 라인을 포함하되,
    상기 도전성 재료로 코팅된 유전체 라인은 상기 도파관 구조물을 규정하는
    도파관 구조물.
  17. 제 16 항에 있어서,
    상기 발광 다이오드는 상기 도전성 재료로 코팅되고 유전체로 충진된 컨택트와 상기 도전성 재료로 코팅된 유전체 라인을 통해 광 신호를 생성하도록 구성되는
    도파관 구조물.
  18. 제 16 항에 있어서,
    표준 CMOS 공정을 사용하여 상기 도파관 구조물 위에 표준 상호 접속 금속층을 규정하는 단계를 더 포함하는
    도파관 구조물.
  19. 제 16 항에 있어서,
    상기 도전성 재료는 티타늄 질화물(TiN), 구리(Cu), 금(Au), 텅스텐(W) 및 탄탈륨 질화물(TaN)로 이루어진 그룹으로부터 선택되는
    도파관 구조물.
  20. 제 16 항에 있어서,
    상기 컨택트와 상기 유전체 라인의 상기 유전체 충진은 무기물 유전체 및 유기물 유전체 중 하나로부터 형성되는
    도파관 구조물.
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