KR100426490B1 - 반도체소자의콘택홀형성방법 - Google Patents

반도체소자의콘택홀형성방법 Download PDF

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Abstract

반도체 소자의 콘택 홀 형성시 과도한 식각으로 인하여 접합영역의 손상을 방지하도록 접합영역 상부에 에피택셜 실리콘층을 형성한다. 상기 에피택셜 실리콘층은 콘택 홀 식각시 접합영역을 보호하고 콘택 홀이 접합영역과 정확하게 일치하지 않더라도 양호한 연결을 할 수 있도록 하므로써 반도체 소자의 전기적 특성을 향상 시킬 수 있다.

Description

반도체 소자의 콘택 홀 형성방법

본 발명은 반도체 소자의 콘택 홀 형성방법에 관한 것으로, 특히 콘택홀 형성시 접합부의 손상을 방지하도록 한 반도체 소자의 콘택 홀 형성방법에 관한 것이다.

종래 반도체 소자의 콘택 홀 형성방법을 도 1을 통하여 설명하면 다음과 같다.

도 1에 도시된 바와같이 접합부(2)가 형성된 실리콘 기판(1)에 층간 절연막(3) 및 감광막 패턴(4)을 형성한 다음 상기 접합부(2)가 노출되도록 식각하여 콘택홀(A)을 형성한다. 그리고 신뢰성 있는 콘택 홀(Contact Hole) 형성을 위하여 과도한 식각(점선)을 한다. 이때 과도한 식각의 정도는 콘택 홀의 깊이 또는 식각 균일도 등에 의해 결정된다. 한편 더욱 많은 식각이 필요한 경우 웨이퍼의 일부분 또는 전체에서 접합부의 일부가 손실되거나 프라즈마 손상을 받을 수 있다. 따라서 누설 전류가 발생하여 소자의 전기적 특성이 악화되는 결과를 가져온다.

따라서 본 발명은 콘택 홀 하부의 접합부에 에피택셜 실리콘층을 형성하여 상기한 문제점을 해소할 수 있는 반도체 소자의 콘택 홀 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 실리콘기판상에 게이트 전극 및 제 1 절연막을 순차적으로 형성하는 단계와, 상기 실리콘기판내에 접합영역을 형성한 후 상기 게이트 전극 측벽에 제 2 절연막으로 스페이서를 형성하는 단계와, 상기 접합 영역 상부에 에피텍셜 실리콘층을 형성하는 단계와, 상기 실리콘기판 전체 상부면에 제 3 절연막 형성한 후 상기 에피텍셜 실리콘층이 노출 되도록 상기 제 3 절연막의 일부를 식각하는 단계로 이루어진 것을 특징으로 한다.

도 1은 종래 기술에 따른 반도체 소자의 콘택 홀 형성방법을 설명하기 위한 반도체 소자의 단면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 홀 형성방법을 설명하기 위한 단면도.

<도면의 주요부분에 대한 부호의 설명>

1 및 11 : 실리콘기판 2 및 15 : 접합영역

3 : 층간절연막 4 : 감광막 패턴

12 : 게이트 전극 13 : 제 1 절연막

14 : 제 1 감광막 16 : 제 2 절연막

17 : 에피택셜 실리콘층 18 : 제 3 절연막

19 : 제 2 감광막

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a는 실리콘기판(11)상에 게이트 전극을 형성할 물질 및 제 1 절연막(13을 형성한 후 상기 게이트 전극(12)을 형성할 물질 및 제 1 절연막(13)을 제 1 감광막 패턴(14)을 이용하여 패터닝하여 게이트 전극(12)을 형성한 상태의 단면도이다. 이때 상기 제 1 절연막(13)은 산화막 또는 질화막 중 어느 하나이며 두께는 500 내지 2000Å로 한다.

도 2b는 상기 제 1 감광막 패턴(14)을 제거하고 상기 패터닝 된 제 1 절연막(13) 및 게이트전극(12)을 마스크로 하여 접합영역(15)을 형성한 후 전체 상부면에 제 2 절연막(16)을 형성한 상태의 단면도이다. 이때 제 2 절연막(16)은 산화막으로 형성되며 두께는 500 내지 2000Å로 한다.

도 2c에 도시된 바와같이 상기 접합영역(15)이 노출되도록 상기 제 2 절연막(16)을 전면식각하여 상기 게이트 전극(12) 양측면에 스페이서(16A)를 형성한 노출된 접합영역(15) 상부에 에피텍셜 실리콘층(17)을 형성한다. 이후 에피택셜 실리콘층(17)의 저항을 낮추기 위해 도핑공정을 실시한다. 이때 상기 제 2 절연막 식각시 상기 제 1 절연막은 베리어(Barrier)막으로 작용한다. 그리고 상기 노출된 접합영역(15)은 불산 또는 암모니아 중 어느 하나를 포함한 용액으로 세정하여야 한다. 상기 에피텍셜 실리콘층(17)은 콘택홀 형성시 보호막으로 사용된다.

도 2d는 상기 실리콘기판 전체 상부면에 제 3 절연막을 형성한 후 제 2 감광막패턴(19)을 이용하여 상기 에피텍셜 실리콘층(17)이 노출 되도록 콘택 홀(B)을형성한다. 이때 상기 에피택셜 실리콘층(17)은 콘택 홀(B) 식각시 접합부에 손상을 주지 않도록 보호 역할을 하게 되고 콘택 홀의 위치가 접합부와 정확하게 일치하지 않더라도 접합부와 양호한 연결을 할 수 있도록 한다.

상술한 바와같이 콘택홀의 과도한 식각시 발생하는 접합부의 손상을 방지하기 위하여 콘택 홀이 형성될 영역에 에피택셜 실리콘층을 형성한다. 그 결과 콘택 홀 형성시 접합부와 정확하게 일치하지 않더라도 양호한 연결을 기대 할 수 있고 반도체 소자의 전기적 특성이 향상 된다.

Claims (5)

  1. 실리콘 기판 상에 게이트 전극 물질 및 제 1 절연막을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와,
    상기 실리콘 기판 내에 접합영역을 형성한 후 상기 게이트 전극 측벽에 제 2 절연막으로 스페이서를 형성하는 단계와,
    상기 접합영역 상부에 에피텍셜 실리콘층을 형성하는 단계와,
    상기 실리콘기판 전체 상부면에 제 3 절연막 형성한 후 상기 에피텍셜 실리콘층이 노출 되도록 상기 제 3 절연막에 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막의 두께는 500 내지 2000Å인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
  3. 제 2 항에 있어서, 상기 제 1 절연막은 산화막 또는 질화막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
  4. 제 1 항에 있어서, 상기 제 2 절연막의 두께는 500 내지 2000Å인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
  5. 제 1 항에 있어서, 상기 에피택셜 실리콘층 형성단계 이전에 상기 노출된 접합영역을 불산 또는 암모니아 중 어느 하나를 포함한 용액으로 세정하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
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