DE69729833T2 - Herstellung einer halbleiteranordnung mit einer epitaxialen halbleiterschicht - Google Patents

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Description

  • Verfahren zum Herstellen einer Halbleiteranordnung mit einer epitaktischen Halbleiterzone, wobei
    • – hintereinander eine erste Schicht aus isolierendem Material, eine erste Schicht aus nicht monokristallinem Silicium und eine zweite Schicht aus isolierendem Material auf einer Oberfläche einer Siliciumscheibe aufgebracht werden,
    • – ein Fenster mit einer steilen Wand durch die zweite Schicht aus isolierendem Material) und die erste Schicht aus nicht monokristallinem Silicium geätzt wird, sodass die erste Schicht aus isolierendem Material freigelegt wird,
    • – die Wand des Fensters mit einer Schutzschicht versehen wird,
    • – die erste Isolierschicht innerhalb des Fensters und unter einer an das Fenster grenzenden Kante der ersten Schicht aus nicht monokristallinem Silicium selektiv weggeätzt wird, sodass sowohl die Kante der ersten Schicht aus nicht monokristallinem Silicium selbst als auch die Oberfläche der Scheibe innerhalb des Fensters und unter der genannten Kante freigelegt werden,
    • – Halbleitermaterial selektiv deponiert wird, sodass die epitaktische Halbleiterzone auf der freigelegten Oberfläche der Scheibe gebildet wird und eine mit der epitaktischen Halbleiterzone verbundene Kante aus polykristallinem Halbleitermaterial auf der freigelegten Kante der ersten Schicht aus nicht monokristallinem Silicium gebildet wird,
    • – eine isolierende Spacerschicht auf die Schutzschicht auf der Wand des Fensters aufgebracht wird und
    • – eine zweite Schicht aus nicht monokristallinem Silicium deponiert wird.
  • Die Halbleiteranordnung kann hier ein Bipolartransistor sein, wobei die epitaktische Halbleiterzone die Basis des Transistors bildet. Der Emitter des Transistors wird dann durch Diffusion aus der zweiten Schicht aus nicht monokristallinem Silicium heraus gebildet. Die Basis wird durch die erste nicht monokristalline Schicht aus Silicium kontaktiert, der Emitter durch die zweite nicht monokristalline Schicht aus Silicium. Die Halbleiteranordnung kann auch ein MOS-Transistor sein. Der MOS-Transistor wird dann in der epitaktischen Halbleiterzone gebildet. In diesem Fall wird eine Gateoxidschicht auf der epitaktischen Zone gebildet, bevor die zweite Schicht aus nicht monokristallinem Silicium deponiert wird. Eine Struktur aus Leitern, aus der die Source- und die Drainzone in der epitaktischen Zone diffundiert werden, wird dann in der ersten Schicht aus nicht monokristallinem Silicium gebildet, bevor die erste Schicht aus isolierendem Material deponiert wird. Die Source und die Drain werden von den in der ersten Schicht aus nicht monokristallinem Silicium gebildeten Leitern kontaktiert. Die zweite Schicht aus nicht monokristallinem Silicium bildet hier die Gateelektrode des MOS-Transistors.
  • Es ist von großer Bedeutung, sowohl bei der Herstellung des Bipolartransistors als auch bei der Herstellung des MOS-Transistors, dass während der selektiven Deposition kein Halbleitermaterial auf der auf der Kante des Fensters aufgebrachten Schutzschicht deponiert wird. Eine dort deponierte Schicht würde einen Kurzschluss vom Emitter zur Basis bzw. von der Source zur Drain verursachen.
  • EP-A-0 535 350 offenbart ein Verfahren der eingangs erwähnten Art, wobei die erste Schicht aus isolierendem Material Siliciumoxid, die zweite Schicht aus isolierendem Material Siliciumnitrid und die auf der Wand des Fensters aufgebrachte Schutzschicht Siliciumnitrid umfasst. Si1–xGex wird selektiv als Halbleitermaterial deponiert, wobei x größer ist als 0,2 und kleiner als 0,4.
  • In der Praxis werden ein oder mehrere Siliciumscheiben in einer Reaktionskammer erhitzt, während bei der selektiven Deposition von Halbleitermaterial eine Mischung aus Gasen über die Scheiben geleitet wird. Der Depositionsprozess wird mit Hilfe von Testdaten überwacht, die dadurch erhalten werden, dass eine Schicht auf einer blanken Testscheibe aus Silicium deponiert wird. Bei der Deposition wird diese Testscheibe über ihre ganze Oberfläche mit einer Schicht aus Halbleitermaterial bedeckt. Beim Ausführen des Verfahrens werden jedoch während der Deposition in der Reaktionskammer positionierte Scheiben nicht über ihre ganze Oberfläche mit Halbleitermaterial bedeckt, sonder nur auf dem in den auf der Scheibe vorhandenen Fenstern freigelegten Silicium, nicht auf der Schutzschicht auf den Fensterwänden und nicht auf der zweiten Schicht aus isolierendem Material. Der Depositionsprozess verläuft in den verhältnismäßig kleinen Fenstern vollkommen anders als auf der Testscheibe, die über ihre ganze Oberfläche mit Halbleitermaterial bedeckt ist. Die von der Testscheibe erhaltenen Testdaten sind daher nicht repräsentativ für die Deposition in den Fenstern. Da außerdem nicht direkt gemessen werden kann, wie der Prozess in den verhältnismäßig kleinen Fenstern verläuft, ist es sehr schwierig, den se lektiven Depositionsprozess während der Bildung der epitaktischen Halbleiterzone zu überwachen.
  • Der Erfindung liegt unter anderem als Aufgabe zugrunde, das eingangs erwähnte Verfahren so zu verbessern, dass der selektive Depositionsprozess während der Bildung der epitaktischen Halbleiterzone in einfacher Weise überwacht werden kann.
  • Vor der selektiven Deposition des Halbleitermaterials wird auf der zweiten Schicht aus isolierendem Material eine Deckschicht aufgebracht. Erfindungsgemäß ist das Verfahren dadurch gekennzeichnet, dass die genannte Deckschicht aus einem Material hergestellt ist, auf dem nicht monokristallines Halbleitermaterial während der selektiven Deposition des Halbleitermaterials aufwächst.
  • Auf den in der Reaktionskammer vorhandenen Scheiben wird jetzt nicht nur das in den auf der Scheibe vorhandenen Fenstern freigelegte Silicium mit Halbleitermaterial bedeckt, sondern auch die auf der zweiten Schicht aus isolierendem Material aufgebrachte Deckschicht. Nur die mit der Schutzschicht beschichteten Wände der Fenster werden nicht mit Halbleitermaterial versehen. Das bedeutet, dass die Scheiben nahezu vollständig mit Halbleitermaterial bedeckt sind. In der Praxis hat sich gezeigt, dass in diesem Fall die Deposition tatsächlich mit Hilfe der von der Testscheibe erhaltenen Testdaten überwacht werden kann. Es hat sich gezeigt, dass eine monokristalline Schicht auf der Testscheibe ebenso schnell und mit gleicher Dicke deponiert wird wie auf dem in den Fenstern freigelegten Silicium. Überraschenderweise hat sich gezeigt, dass die Tatsache, dass auf der Deckschicht statt eines monokristallinen ein nicht monokristallines Halbleitermaterial gebildet wird, hier keine Rolle spielt.
  • Vorzugsweise besteht die genannte, auf der zweiten Schicht aus isolierendem Material aufgebrachte Deckschicht aus nicht monokristallinem Silicium. Hierauf wird dann während der Deposition von Halbleitermaterial eine Schicht aus nicht monokristallinem Halbleitermaterial deponiert. Nach der Bildung der epitaktischen Halbleiterzone und nach dem Aufbringen der isolierenden Spacerschicht auf die Wand des Fensters wird dann die zweite Schicht aus nicht monokristallinem Silicium deponiert. Bei einem Bipolartransistor wird darin ein Anschlussleiter für die Emitterzone gebildet, während bei einem MOS-Transistor hier die Gateelektrode gebildet wird. Für die Bildung des Anschlussleiters oder der Gateelektrode kann dann in einfacher Weise die gleiche Struktur in die Deckschicht aus nicht monokristallinem Silicium, in die auf der Deckschicht deponierte Schicht aus nicht monokristallinem Halbleitermaterial und in die zweite Schicht aus nicht monokristallinem Silicium geätzt werden. Diese Struktur kann in ein und demselben Plasma geätzt werden, wenn das Halbleitermaterial Silicium oder Si1–xGex mit 0,1 < × < 0,4 ist.
  • Die Deckschicht wird auf der zweiten Schicht aus isolierendem Material in einfacher Weise gebildet, wenn die Deckschicht bereits vor dem Ätzen des Fensters auf der zweiten Schicht aus isolierendem Material aufgebracht wird und das Fenster auch durch die Deckschicht hindurch geätzt wird.
  • Die Erfindung ist in der Zeichnung dargestellt und wird im Folgenden näher beschrieben. Es zeigen:
  • 1 bis 6 schematisch und im Querschnitt einige Stadien der Herstellung eines Bipolartransistors mit epitaktischer Basis, der mit einem erfindungsgemäßen Verfahren hergestellt wird, und
  • 7 bis 9 schematisch und im Querschnitt einige Stadien der Herstellung eines MOS-Transistors mit einer epitaktischen Kanalzone, der mit einem erfindungsgemäßen Verfahren hergestellt wird.
  • Bei der in 1 bis 6 gezeigten Herstellung eines Bipolartransistors mit epitaktischer Basis wird von einer Siliciumscheibe 1 mit einer vergrabenen n+-Schicht 2 und einer epitaktisch gebildeten n-Schicht 3 ausgegangen, in der in üblicher Weise Feldoxid 4 gebildet wird, beispielsweise durch lokale Oxidation von Silicium. Das Feldoxid 4 umgibt zwei Gebiete 5 und 6. Der Transistor wird in Gebiet 5 gebildet, und die vergrabene Schicht 2 wird in Gebiet 6 kontaktiert. Die Epitaxieschicht 3 in Gebiet 5 bildet die Kollektorzone des Transistors.
  • Auf der Oberfläche 7 der Siliciumscheibe 1 werden hintereinander eine erste Schicht aus isolierendem Material 8, eine erste Schicht aus nicht monokristallinem Silicium 9 und eine zweite Schicht aus isolierendem Material 10 aufgebracht. Die erste Schicht aus isolierendem Material 8 ist hier eine ungefähr 150 nm dicke Siliciumoxidschicht, die Schicht aus nicht monokristallinem Silicium 9 eine ungefähr 300 nm dicke p+-Schicht aus polykristallinem Silicium und die zweite Schicht aus isolierendem Material 10 eine ungefähr 150 nm dicke Schicht aus Siliciumnitrid. Auf der zweiten Schicht aus isolierendem Material 10 wird eine noch näher zu besprechende Deckschicht 11 aus polykristallinem Silicium aufgebracht.
  • Bevor die Schichten 10 und 11 aufgebracht werden, wird die Schicht aus nicht monokristallinem Silicium 9 in eine Struktur geätzt. Die Schicht aus nicht monokristallinem Silicium 9 befindet sich über dem Gebiet 5, aber nicht über dem Gebiet 6. Auf der Deckschicht 11 wird in üblicher Weise eine Ätzmaske 12 gebildet und dort, wo im Gebiet 5 die epitaktische Basis gebildet wird, mit einem Fenster 13 versehen und dort, wo in dem Gebiet 6 die vergrabene Schicht 2 kontaktiert wird, mit einem Fenster 14 versehen. Die Ätzmaske 12 kann eine Fotolackmaske, aber auch eine Hardmaske aus beispielsweise Siliciumoxid sein.
  • Durch die Deckschicht 11, durch die zweite Schicht aus isolierendem Material 10, und durch die erste Schicht aus nicht monokristallinem Silicium 9 wird am Ort des Gebietes 5 mit einer üblichen anisotropen Plasmaätzbehandlung ein Fenster 15 mit einer steilen Wand 16 geätzt. Durch die Deckschicht 11, die zweite Schicht aus isolierendem Material 10, die erste Schicht aus isolierendem Material 8 und die Epitaxieschicht 3 am Ort von Gebiet 6 wird ein Fenster 17, auch mit einer steilen Wand 18, geätzt. Die Wand 16 des Fensters 15 erhält anschließend eine Schutzschicht 19, und die Wand 18 des Fensters 17 eine Schutzschicht 20. In diesem Beispiel wird hierzu eine ungefähr 50 nm dicke Schicht aus Siliciumnitrid deponiert und nachfolgend einer anisotropen Plasmaätzbehandlung ausgesetzt, bis die Schicht außer von den Wänden 16 und 18 wieder entfernt worden ist.
  • Bei einer nachfolgenden üblichen isotropen Ätzbehandlung wird die erste Isolierschicht 8 innerhalb des Fensters 15 und unter einer an das Fenster grenzenden Kante 21 der ersten Schicht aus nicht monokristallinem Silicium 9 selektiv weggeätzt wird, wodurch sowohl die Kante 21 der ersten Schicht aus nicht monokristallinem Silicium selbst als auch die Oberfläche 7 der Scheibe innerhalb des Fensters 15 und unter der Kante 21 freigelegt werden, Anschließend wird Halbleitermaterial selektiv deponiert, indem nach Reinigung in einer Atmosphäre aus reinem Wasserstoff bei einer Temperatur von 925°C eine Gasmischung aus 20 l Wasserstoff, 20 cm3 Dichlorosilan und 7 cm3 Salzsäure bei einem Druck von ungefähr 20 Torr über die Scheibe geleitet wird, die auf 700°C erhitzt wird. Auf diese Weise wird Silicium selektiv deponiert. Wenn der oben genannten Gasmischung zusätzlich 0,2 cm3 Germanium zugesetzt wird, wird Si1–xGex mit x = 0,1 selektiv deponiert. Die epitaktische Basiszone 23 wird auf der freigelegten Oberfläche 7 der Scheibe 1 in dem Fenster 15 gebildet, und eine mit der epitaktischen Basiszone 23 verbundene Kante aus polykristallinem Halbleitermaterial 24 wird auf der freigelegten Kante 21 der ersten Schicht aus nicht monokristallinem Silicium 9 gebildet. Auf der Deckschicht aus polykristallinem Silicium wird eine polykristalline Schicht 25 des Halbleitermaterials deponiert. Das in dem Fenster 17 deponierte Halbleitermaterial wird entfernt. Da die Deposition von Halbleitermaterial selektiv verläuft, wird kein Halbleitermaterial auf den Schutzschichten 19 und 20 der Fensters 15 und 16 deponiert.
  • Auf den Schutzschichten 19 und 20 auf den Wänden 16 und 18 der Fenster 15 und 17 werden isolierende Spacerschichten 26 und 27 aufgebracht. In diesem Beispiel wird hierzu eine ungefähr 100 nm dicke Schicht aus Siliciumoxid deponiert und anschließend einer anisotropen Plasmaätzbehandlung unterzogen, bis nur die Spacerschichten 26 und 27 übrigbleiben. Schließlich wird eine zweite Schicht aus nicht monokristallinem Silicium 28 deponiert, in diesem Beispiel eine Schicht aus polykristallinem n+-Silicium. Durch Diffusion aus der ersten Schicht aus nicht monokristallinem Silicium 9 wird eine Basiskontaktzone 29 gebildet und aus der zweiten Schicht aus nicht monokristallinem Silicium 28 wird die Emitterzone 30 gebildet. Schließlich wird in die Schicht 28, die Schicht 25 und die Schicht 11 eine Struktur aus Leitern 31 und 32 geätzt. Der Leiter 31 kontaktiert die Emitterzone 30, der Leiter 32 die vergrabene Schicht 2 und somit die Kollektorzone des Transistors. Die Schicht 9 kontaktiert die Basiszone 23 über Zonen 24 und 29.
  • Bei der in 7 bis 9 gezeigten Herstellung eines MOS-Transistors mit epitaktischer Gatezone wird von einer Siliciumscheibe 1 ausgegangen, in der Feldoxid 4 in üblicher Weise beispielsweise durch lokale Oxidation von Silicium gebildet wird. Das Feldoxid 4 umgibt ein rechteckiges Gebiet 35, in dem der MOS-Transistor gebildet wird. Entsprechende Teile in 7 bis 9 haben die gleichen Bezugszeichen wie in 1 bis 6.
  • Auf der Oberfläche 7 der Siliciumscheibe 1 werden hier wieder hintereinander eine erste Schicht aus isolierendem Material 8, eine erste Schicht aus nicht monokristallinem Silicium 9 und eine zweite Schicht aus isolierendem Material 10 aufgebracht. Die erste Schicht aus isolierendem Material 8 ist in diesem Fall eine ungefähr 50 nm dicke Siliciumoxidschicht, die Schicht aus nicht monokristallinem Silicium 9 eine ungefähr 100 nm dicke n+-Schicht aus polykristallinem Silicium und die zweite Schicht aus isolierendem Material 10 eine ungefähr 50 nm dicke Schicht aus Siliciumnitrid. Auf der zweiten Schicht aus isolierendem Material 10 wird eine noch näher zu besprechende Deckschicht 11 aus polykristallinem Silicium aufgebracht.
  • Bevor die Schichten 10 und 11 aufgebracht werden, wird die Schicht aus nicht monokristallinem Silicium 9 in eine Struktur geätzt. Für den MOS-Transistor werden zwei Leiterbahnen 36 und 37 in diese Schicht 9 geätzt. Das Gebiet in dem Beispiel hat eine Breite von 1,2 μm, quer zur Zeichenebene gesehen, während jede Leiterbahn 36, 37 eine Breite von 1 μm hat. Die anderen Schichten 8, 10, 11 bedecken die gesamte Oberfläche 7 der Scheibe 1.
  • Durch die Deckschicht 11, die zweite Schicht aus isolierendem Material 10 und die erste Schicht aus nicht monokristallinem Silicium 9 wird am Ort des Gebietes 35 mit einer üblichen anisotropen Plasmaätzbehandlung ein Fenster 38 mit einer steilen Wand 39 geätzt. Die Wand 39 erhält wie in dem vorhergehenden Beispiel danach eine ungefähr 200 nm dicke Schutzschicht 40, die mit Siliciumnitrid versehen ist.
  • Bei einer nächsten üblichen isotropen Ätzbehandlung wird die erste Isolierschicht 8 innerhalb des Fensters 38 und unter einer an das Fenster grenzenden Kante 41 der ersten Schicht aus nicht monokristallinem Silicium 9 selektiv weggeätzt, wodurch sowohl die Kante 41 der ersten Schicht aus nicht monokristallinem Silicium selbst als auch die Oberfläche 7 der Scheibe innerhalb des Fensters 38 und unter der Kante 41 freigelegt werden.
  • Anschließend wird, wie in dem vorhergehenden Beispiel, Halbleitermaterial selektiv deponiert. Die epitaktische Gatezone 42 wird auf der freigelegten Oberfläche 7 der Scheibe 1 in dem Fenster 38 gebildet, und eine mit der epitaktischen Gatezone 42 verbundene Kante aus polykristallinem Halbleitermaterial 43 wird auf der freigelegten Kante 41 der ersten Schicht aus nicht monokristallinem Silicium 9 gebildet. Auf der Deckschicht aus polykristallinem Silicium wird eine polykristalline Schicht 44 des Halbleitermaterials deponiert. Das in dem Fenster 17 deponierte Halbleitermaterial wird entfernt. Da die Deposition von Halbleitermaterial selektiv verläuft, wird kein Halbleitermaterial auf der Schutzschicht 40 deponiert.
  • Wie in dem vorhergehenden Beispiel wird eine ungefähr 200 nm dicke isolierende Spacerschicht 45 aus Siliciumoxid auf den Schutzschichten 40 aufgebracht. Dann erhält die epitaktische Gatezone 42 in üblicher Weise eine Gateoxidschicht 46 durch Oxidation. Schließlich wird eine zweite Schicht aus nicht monokristallinem Silicium 47 deponiert, in diesem Beispiel eine Schicht aus polykristallinem n+-Silicium. Durch Diffusion aus der ersten Schicht aus nicht monokristallinem Silicium 9 werden eine Sourceanschlusszone 48 und eine Drainanschlusszone 49 gebildet. Schließlich wird eine Gateelektrode 50 in die Schicht 47, die Schicht 44 und die Schicht 11 geätzt. Der Leiter 36 kontaktiert die Sourceanschlusszone 48 über die Zone 43, der Leiter 37 kontaktiert die Drainanschlusszone 49 über die Zone 43.
  • Bei den beschriebenen Beispielen wird vor der selektiven Deposition des Halbleitermaterials, wodurch die epitaktische Basiszone 23 und die epitaktische Gatezone 42 gebildet werden, auf der zweiten Schicht aus isolierendem Material 10 eine Deckschicht 11 aus einem Material aufgebracht, auf dem während der selektiven Deposition des Halbleitermaterials nicht monokristallines Halbleitermaterial aufwächst.
  • Eine Anzahl Siliciumscheiben wird in einer Reaktionskammer erhitzt, während bei der selektiven Deposition von Halbleitermaterial eine Mischung aus Gasen über die Scheiben geleitet wird. Dabei wird auch eine blanke Testscheibe aus Silicium in der Reaktionskammer platziert. Diese Testscheibe wird während der Deposition über ihre ganze Oberfläche mit einer Schicht aus Halbleitermaterial bedeckt. Der Depositionsprozess kann mit Hilfe von während der Deposition des Halbleitermaterials auf der Testscheibe gemessenen Daten überwacht werden.
  • Bei den beschriebenen Beispielen wird auf den in der Reaktionskammer vorhandenen Scheiben nicht nur das in den auf der Scheibe vorhandenen Fenstern 15, 17, 38 freigelegte Silicium mit Halbleitermaterial bedeckt, sondern auch die auf der zweiten Schicht aus isolierendem Material 10 aufgebrachte Deckschicht 11. Nur auf den mit den Schutzschichten 19, 20, 40 beschichteten Wände 16, 18, 39 der Fenster 15, 17, 38 wird kein Halbleitermaterial deponiert. Das bedeutet, dass die Scheiben nahezu vollständig mit Halbleitermaterial bedeckt sind. In der Praxis hat sich gezeigt, dass die Deposition dann mit Hilfe der von der Testscheibe erhaltenen Daten gut überwacht werden kann. Es hat sich gezeigt, dass eine monokristalline Schicht auf der Testscheibe jetzt ebenso schnell und mit gleicher Dicke deponiert wird wie auf dem in den Fenstern freigelegten Silicium.
  • Ohne die Deckschicht 11 würden die anderen in der Reaktionskammer angeordneten Scheiben während der Deposition nicht über ihre ganze Oberfläche mit Halbleitermaterial bedeckt werden, sondern nur auf dem in den auf der Scheibe vorhandenen Fenstern 15, 17, 38 freigelegten Silicium Der Depositionsprozess verläuft jedoch in den verhältnismäßig kleinen Fenstern vollkommen anders als auf der Testscheibe, die über ihre ganze Oberfläche mit Halbleitermaterial bedeckt ist. Die von der Testscheibe erhaltenen Testdaten sind daher nicht repräsentativ für die Deposition in den Fenstern auf den anderen Scheiben. Da außerdem nicht direkt gemessen werden kann, wie der Prozess in den verhältnismäßig kleinen Fenstern verläuft, ist es sehr schwierig, den selektiven Depositionsprozess während der Bildung der epitaktischen Halbleiterzone zu überwachen. Überraschenderweise hat sich gezeigt, dass die Tatsache, dass auf der Deckschicht 11 statt einer Schicht aus monokristal linem Material eine Schicht aus nicht monokristallinem Halbleitermaterial gebildet wird, hier keine Rolle spielt.
  • Vorzugsweise besteht die genannte, auf der zweiten Schicht aus isolierendem Material 10 aufgebrachte Deckschicht 11 aus nicht monokristallinem Silicium. Hierauf wird dann während der Deposition von Halbleitermaterial eine Schicht aus nicht monokristallinem Halbleitermaterial 25, 44 deponiert. Nach der Bildung der epitaktischen Halbleiterzone 23, 42 und nach dem Aufbringen der isolierenden Spacerschicht 26, 45 auf die Wand des Fensters 15, 17, 38 wird dann die zweite Schicht aus nicht monokristallinem Silicium 28, 47 deponiert. Bei der Herstellung eines Bipolartransistors wird darin ein Anschlussleiter 31 für die Emitterzone 30 gebildet, während bei der Herstellung eines MOS-Transistors hierin die Gateelektrode 50 gebildet wird. Für die Bildung des Anschlussleiters 31 oder der Gateelektrode 50 kann dann in einfacher Weise die gleiche Struktur in die Deckschicht aus nicht monokristallinem Silicium 11, in die auf der Deckschicht deponierte Schicht aus nicht monokristallinem Halbleitermaterial 25, 44 und in die zweite Schicht aus nicht monokristallinem Silicium 28, 47 geätzt werden. Diese Struktur kann in ein und demselben chlorhaltigen Plasma geätzt werden, wenn das Halbleitermaterial Silicium oder Si1–xGex mit 0,1 < × < 0,4 ist.
  • Die in den Beispielen beschriebene Deckschicht 11 wird auf der zweiten Schicht aus isolierendem Material 10 in einfacher Weise gebildet, indem die Deckschicht 11 bereits auf der zweiten Schicht aus isolierendem Material 10 vor dem Ätzen des Fensters 15, 17, 38 aufgebracht wird und indem das Fenster 15, 17, 38 auch durch diese Deckschicht 11 geätzt wird.

Claims (3)

  1. Verfahren zum Herstellen einer Halbleiteranordnung mit einer epitaktischen Halbleiterzone (23, 42), wobei – hintereinander eine erste Schicht aus isolierendem Material (8), eine erste Schicht aus nicht monokristallinem Silicium (9) und eine zweite Schicht aus isolierendem Material (10) auf einer Oberfläche einer Siliciumscheibe (1) aufgebracht werden, – ein Fenster mit einer steilen Wand (16, 39) durch die zweite Schicht aus isolierendem Material (10) und die erste Schicht aus nicht monokristallinem Silicium (9) geätzt wird, sodass die erste Schicht aus isolierendem Material (8) freigelegt wird, – die Wand (16, 39) des Fensters mit einer Schutzschicht (19, 40) versehen wird, – die erste Isolierschicht innerhalb des Fensters und unter einer an das Fenster grenzenden Kante der ersten Schicht aus nicht monokristallinem Silicium (9) selektiv weggeätzt wird, sodass sowohl die Kante der ersten Schicht aus nicht monokristallinem Silicium (9) selbst als auch die Oberfläche der Scheibe innerhalb des Fensters und unter der genannten Kante freigelegt werden, – Halbleitermaterial selektiv deponiert wird, sodass die epitaktische Halbleiterzone (23, 42) auf der freigelegten Oberfläche der Scheibe gebildet wird und eine mit der epitaktischen Halbleiterzone verbundene Kante aus polykristallinem Halbleitermaterial auf der freigelegten Kante der ersten Schicht aus nicht monokristallinem Silicium (9) gebildet wird, während kein Halbleitermaterial auf der Schutzschicht (19, 40) deponiert wird, – eine isolierende Spacerschicht (26, 45) auf die Schutzschicht (19, 40) auf der Wand des Fensters aufgebracht wird, – eine zweite Schicht aus nicht monokristallinem Silicium (28, 47) deponiert wird, und – vor der selektiven Deposition des Halbleitermaterials eine Deckschicht (11) auf der zweiten Schicht aus isolierendem Material aufgebracht wird, dadurch gekennzeichnet, dass die genannte Deckschicht (11) aus einem Material hergestellt ist, auf dem nicht monokristallines Halbleitermaterial während der selektiven Deposition des Halbleitermaterials aufwächst.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die genannte, auf der zweiten Schicht aus isolierendem Material (10) aufgebrachte Deckschicht aus nicht monokristallinem Silicium besteht.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Deckschicht (11) bereits vor dem Ätzen des Fensters auf die zweite Schicht aus isolierendem Material (10) aufgebracht wird und das Fenster auch durch die Deckschicht hindurch geätzt wird.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10005442A1 (de) * 2000-02-08 2001-08-16 Infineon Technologies Ag Bipolartransistor
US6444591B1 (en) * 2000-09-30 2002-09-03 Newport Fab, Llc Method for reducing contamination prior to epitaxial growth and related structure
US6696342B1 (en) * 2001-06-15 2004-02-24 National Semiconductor Corp. Small emitter and base-collector bi-polar transistor
DE60229400D1 (de) * 2001-08-06 2008-11-27 Nxp Bv Bipolartransistor, halbleiterbauelement und diesbezügliches herstellungsverfahren
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
DE10249897B4 (de) * 2002-10-25 2005-09-22 Austriamicrosystems Ag Selbstjustierendes Verfahren zur Herstellung eines Transistors
DE10317098A1 (de) * 2003-04-14 2004-07-22 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors
KR100505113B1 (ko) * 2003-04-23 2005-07-29 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4041518A (en) * 1973-02-24 1977-08-09 Hitachi, Ltd. MIS semiconductor device and method of manufacturing the same
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
JPS61166071A (ja) * 1985-01-17 1986-07-26 Toshiba Corp 半導体装置及びその製造方法
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
DE3825701A1 (de) * 1987-07-29 1989-02-09 Toshiba Kawasaki Kk Verfahren zur herstellung eines bipolaren transistors
KR890011103A (ko) * 1987-12-04 1989-08-12 미다 가쓰시게 반도체 집적회로장치의 제조방법
JP2728671B2 (ja) * 1988-02-03 1998-03-18 株式会社東芝 バイポーラトランジスタの製造方法
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JPH03206621A (ja) * 1990-01-09 1991-09-10 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
DE59209271D1 (de) 1991-09-23 1998-05-14 Siemens Ag Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor
JP3156436B2 (ja) * 1993-04-05 2001-04-16 日本電気株式会社 ヘテロ接合バイポーラトランジスタ
BE1007670A3 (nl) * 1993-10-25 1995-09-12 Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een halfgeleiderzone wordt gevormd door diffusie vanuit een strook polykristallijn silicium.
JP2630237B2 (ja) * 1993-12-22 1997-07-16 日本電気株式会社 半導体装置及びその製造方法
JP2720793B2 (ja) * 1994-05-12 1998-03-04 日本電気株式会社 半導体装置の製造方法
US5620908A (en) * 1994-09-19 1997-04-15 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device comprising BiCMOS transistor
JP2629644B2 (ja) * 1995-03-22 1997-07-09 日本電気株式会社 半導体装置の製造方法

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