JPS58147040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58147040A JPS58147040A JP2841682A JP2841682A JPS58147040A JP S58147040 A JPS58147040 A JP S58147040A JP 2841682 A JP2841682 A JP 2841682A JP 2841682 A JP2841682 A JP 2841682A JP S58147040 A JPS58147040 A JP S58147040A
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- JP
- Japan
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- layer
- substrate
- single crystal
- area
- polycrystalline
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（（転）発明の技術分野
本発明はパイボー″ｙｍ半導体装置の構造に係シ、時に
前記半導体装置に於ける埋没拡散層の構造及びコレクタ
電極の配設位置に関する０ （１）） 技術の背景 為集積化された半導体集積回路（ＩＣ）Ｋ於ては水子を
微細化高密夏化することによυ配線長を短縮して、配線
の浮遊容量を減少することが、該ＩＣの動作速度を向上
せしめるうえで重要である。更にバイポーラ製半導体Ｉ
Ｃでは、上記の他にコレクタ領域とアイソレージ璽ン領
域との関に形成される寄生容量（ＣＣｉ ）を減少せし
めることも又動作速度向上に対して大きく寄与する。
前記半導体装置に於ける埋没拡散層の構造及びコレクタ
電極の配設位置に関する０ （１）） 技術の背景 為集積化された半導体集積回路（ＩＣ）Ｋ於ては水子を
微細化高密夏化することによυ配線長を短縮して、配線
の浮遊容量を減少することが、該ＩＣの動作速度を向上
せしめるうえで重要である。更にバイポーラ製半導体Ｉ
Ｃでは、上記の他にコレクタ領域とアイソレージ璽ン領
域との関に形成される寄生容量（ＣＣｉ ）を減少せし
めることも又動作速度向上に対して大きく寄与する。
（Ｃ） 従来技術と問題点
従来の高集積度バイボー？ＩＣＯ代表的構造にはアイソ
プレーナ型と呼ばれる二酸化シリ；ン（ＢｔＯ３）農分
履構造があシ、例えば第１図に示すよう碌断面構造を有
している。なお図に於て１ｒｉＰ型シリコン（Ｓｌ）基
板、２はＮ＋蓋堀没拡散人九蹟、３は素子分層Ｓ１０．
膜、４はコレクタ分層ＳｉＯ！躾、５はｐ！！Ｉチャネ
ルカット領域、６はＮ−型Ｓｉエピタキシャル層、ＢＦ
ｉＰ型ベース領域、Ｅｒ１ｔＮ”２を選択的に設けたｐ
ＨＳｉ基板ｌ上に直かに接してＮ−ｇｓｉエピタキシャ
ル層６が形成され、選択酸化法によｐｐｍベース領域Ｂ
成るいはＪしクタ電極層Ｃを設けるＮ−１１８１工ピタ
キシヤル層６がＮｂ層２の上部に分離形成される。従っ
て該従来構造に於ては、図に示すように素子分１１１８
１０意腹３で画定される素子領域７の下部全域にＮ＋ｂ
層２が形成されるので、腋Ｎｉｂ層２とＰＩＩ８ｉ基板
ｌの基板法まるコレクターアイソレージ冒ン関の容量Ｃ
Ｃ１は大きくなｆｉ、ＩＣＣ）動作速度が低下するとい
う問題があった。
プレーナ型と呼ばれる二酸化シリ；ン（ＢｔＯ３）農分
履構造があシ、例えば第１図に示すよう碌断面構造を有
している。なお図に於て１ｒｉＰ型シリコン（Ｓｌ）基
板、２はＮ＋蓋堀没拡散人九蹟、３は素子分層Ｓ１０．
膜、４はコレクタ分層ＳｉＯ！躾、５はｐ！！Ｉチャネ
ルカット領域、６はＮ−型Ｓｉエピタキシャル層、ＢＦ
ｉＰ型ベース領域、Ｅｒ１ｔＮ”２を選択的に設けたｐ
ＨＳｉ基板ｌ上に直かに接してＮ−ｇｓｉエピタキシャ
ル層６が形成され、選択酸化法によｐｐｍベース領域Ｂ
成るいはＪしクタ電極層Ｃを設けるＮ−１１８１工ピタ
キシヤル層６がＮｂ層２の上部に分離形成される。従っ
て該従来構造に於ては、図に示すように素子分１１１８
１０意腹３で画定される素子領域７の下部全域にＮ＋ｂ
層２が形成されるので、腋Ｎｉｂ層２とＰＩＩ８ｉ基板
ｌの基板法まるコレクターアイソレージ冒ン関の容量Ｃ
Ｃ１は大きくなｆｉ、ＩＣＣ）動作速度が低下するとい
う問題があった。
（ｄ） 発明の目的
本発明は上記問題点に鑑み、半導体基板と堀没拡歓層と
の接触面積を縮小する構造を提供し、バイポーラＩＣに
於けるＣＣｉを減少せしめることを目的とする。
の接触面積を縮小する構造を提供し、バイポーラＩＣに
於けるＣＣｉを減少せしめることを目的とする。
（ｅ） 発明の構成
即ち本発明はバイポー２諷の半導体装置に於て、半導体
基板と、前記半導体基板の狭面に選択的に配設された絶
縁膜と、前記半導体基板に接し、且つ前記絶縁膜上に延
在して配設された１！４１の半導体ノーと、前記第１０
牛導体層上に選択的に配設されたｊＩＩ２の半導体層に
形成された活性領域と、前記絶縁膜上に延在され九１ｓ
ｌの半導体層に接して配設され九電極接続部とを備えて
なることを％黴とする。
基板と、前記半導体基板の狭面に選択的に配設された絶
縁膜と、前記半導体基板に接し、且つ前記絶縁膜上に延
在して配設された１！４１の半導体ノーと、前記第１０
牛導体層上に選択的に配設されたｊＩＩ２の半導体層に
形成された活性領域と、前記絶縁膜上に延在され九１ｓ
ｌの半導体層に接して配設され九電極接続部とを備えて
なることを％黴とする。
（ｆ） 発明の実施例
以下本発明を、−夾施偶について第２図及び第３図を用
いて詳細にａ明する。なお第２図ビ）は本発明の一実施
例の要部断面構造を、又第２図仲Ｊはその上面構造をそ
れぞれ素子表面の絶縁膜及び配線を省略して図示したも
ので、第３図ピ）乃至（ト）は該実施例の素子構造を形
成する際の工程断面図を示し九ものである。
いて詳細にａ明する。なお第２図ビ）は本発明の一実施
例の要部断面構造を、又第２図仲Ｊはその上面構造をそ
れぞれ素子表面の絶縁膜及び配線を省略して図示したも
ので、第３図ピ）乃至（ト）は該実施例の素子構造を形
成する際の工程断面図を示し九ものである。
本発明の半導体装置は例えばｊｌｌ！２図ピ）及び（ロ
）に示すように、表面に選択的に形成されたｊｌ！１の
素子分−用二歌化シリコン（Ｓｉへ）膜１１によって一
所望の面積に画定分離されたＰ−型シリコン基板１２の
表出面上に、前記第１の素子分離用ＳｔＯ。
）に示すように、表面に選択的に形成されたｊｌ！１の
素子分−用二歌化シリコン（Ｓｉへ）膜１１によって一
所望の面積に画定分離されたＰ−型シリコン基板１２の
表出面上に、前記第１の素子分離用ＳｔＯ。
膜ｌｌ上に延在して所定の寸法に第２の累子分離用Ｓｉ
ｎ、膜１３で画定分離されたＮｍｍ浸没拡散層１４設け
られている。
ｎ、膜１３で画定分離されたＮｍｍ浸没拡散層１４設け
られている。
そして該蓋塩没拡散層１４上に第３の素子分離用Ｓｉ０
．膜１５及びコレクタ分離用Ｓｔへ換１６によってＰｍ
８ｉ基板１２表出位置上部のＮｍｍ浸没拡散層１４上Ｎ
−！ｌ［Ｂ ４層１７が、又第１の素子分離用８ｊＯ倉
ｊｌｌｌ上部のＮｆｆ１雛没拡散層１４上にＮ １１８
１層１８がそれぞれ分離形成されている。
．膜１５及びコレクタ分離用Ｓｔへ換１６によってＰｍ
８ｉ基板１２表出位置上部のＮｍｍ浸没拡散層１４上Ｎ
−！ｌ［Ｂ ４層１７が、又第１の素子分離用８ｊＯ倉
ｊｌｌｌ上部のＮｆｆ１雛没拡散層１４上にＮ １１８
１層１８がそれぞれ分離形成されている。
そして前記第１（Ｄ素子分離用５４０．膜１１の上部に
位置する）ＪｍＳｉ層１８は＝レタＩ：２ンタクト領域
とな９、又ｐ−ａｓｓ基板１２基板１２上出に位置する
Ｎ−１１８１層１７に通常通ｂＮ”ａｉｚｔツタ領域１
９を表面に有するＰ１１１ベース領域２０が形成されて
なっている。
位置する）ＪｍＳｉ層１８は＝レタＩ：２ンタクト領域
とな９、又ｐ−ａｓｓ基板１２基板１２上出に位置する
Ｎ−１１８１層１７に通常通ｂＮ”ａｉｚｔツタ領域１
９を表面に有するＰ１１１ベース領域２０が形成されて
なっている。
なおｌ［素子形成面上には過常通９絶縁展が形成され、
訳絶ｉｔｉ＊上に配線が設けられるが、本発明に直ＷＩ
！関係しないので図では省略しである。又図中２１＃ｉ
Ｐｍチャネル・カット領域を示している。
訳絶ｉｔｉ＊上に配線が設けられるが、本発明に直ＷＩ
！関係しないので図では省略しである。又図中２１＃ｉ
Ｐｍチャネル・カット領域を示している。
次に上記構造を有する半導体装置を形成する際の一方Ｊ
を述べる。
を述べる。
即ち伺えに通常の追択酸化法を用いて、第３図（イ）に
示すように、ｐｆｓｔ基板１２上に該基板１２の所定の
面積を画定表出する５ｏｏｏ〔Ｊｉ）程度の厚さの第１
の素子分離用Ｓ ’Ｏ＊ Ｉｌｌ １を形成する。なお
該鯖１の素子分離用ＳＩＱ、換１１換部１ 下 Ｐ−ｍＢ１基板１２面にイオン注入されたほう素の）等
によル上記選択酸化と同時に形成される。
示すように、ｐｆｓｔ基板１２上に該基板１２の所定の
面積を画定表出する５ｏｏｏ〔Ｊｉ）程度の厚さの第１
の素子分離用Ｓ ’Ｏ＊ Ｉｌｌ １を形成する。なお
該鯖１の素子分離用ＳＩＱ、換１１換部１ 下 Ｐ−ｍＢ１基板１２面にイオン注入されたほう素の）等
によル上記選択酸化と同時に形成される。
次いで選択エピタキシャル成長を行い該基板上に１〜３
〔μｍ）程度の厚さのノンドーグＳｉ層（単結晶層又は
多結晶層）を形成し、レーザ照射によ多核ノンドープＳ
ｉ層のアニールを行う。
〔μｍ）程度の厚さのノンドーグＳｉ層（単結晶層又は
多結晶層）を形成し、レーザ照射によ多核ノンドープＳ
ｉ層のアニールを行う。
この結果、第３図（口）に示すようにＰ’″型Ｓｉ基板
１２表出面上に該領域を含む所望の広さのノンドープ単
結晶Ｓｔ層２２Ｊｌが形成され、他の領域の、第１０素
子分離用Ｓｔへ膜１１上はノンドーグ多結晶Ｓ＆層２２
ｂとなる。
１２表出面上に該領域を含む所望の広さのノンドープ単
結晶Ｓｔ層２２Ｊｌが形成され、他の領域の、第１０素
子分離用Ｓｔへ膜１１上はノンドーグ多結晶Ｓ＆層２２
ｂとなる。
次いで第３図（ハ）に示すように前記ｐｆｓｔｎ板１２
携板面２携出而上定の面積のノンドーグＳｉ層（単結晶
層及び多結晶層を含む）に所定ドーズ量の砒米イオン（
Ａｉ”）の選択注入を行い、次いで１２０Ｇ〔℃〕程ｔ
ｏ温度で所定時間アニールを行りて例えば２０〔Ω／口
）＠ｔｏシー）ｍＫｌｒする１〜ｓ〔μ扉〕１ｉ！度の
厚さＯＮ”ＪＩ填没鉱歓層１４を選択的に形成する。な
お威Ｎ−麿没拡歓層１４は前記したようにＰ−ｊｉ１ｇ
ｉ基＄１２９出向土部領域が単結晶層１４ａとなル、ｌ
ｓｌ゛の素子分商用Ｓムへ換■上部領域が多結晶層１４
ｂとなる・ 次いで通常の選択酸化法を用い第１Ｃ１票子分離用Ｂｔ
へＪｌｌａｌｌ上の多結晶８１層１４！を選択的に熱酸
化して、第３Ｅに）に示すように周囲が菖２の票子分庫
用ｓｈｏ、換１３で画定された所定の面積を有するＮ−
城没拡散層１４を完成する・次−で選択エピタキシャル
成長又は分子線エピタキシャル成長によハ第３図（ホ）
に示すように該基板上に例えば０．５〔Ω−ａ）程度の
比、抵抗を有するｉｏμｍ）ｓｊ［の厚さのＮ−ｇ Ｓ
４層１７を形成する０これは多結晶層を成長させ、レー
ザーアニールを纏して形成することも可能である〇この
結果、単結晶麺没拡散層１４暑上は単結晶Ｎ １１１４
８１層１７ｍとなハ多結晶壌没拡散層１４ｂ上は多結晶
Ｎ−５８１層１７ｂとなる。
携板面２携出而上定の面積のノンドーグＳｉ層（単結晶
層及び多結晶層を含む）に所定ドーズ量の砒米イオン（
Ａｉ”）の選択注入を行い、次いで１２０Ｇ〔℃〕程ｔ
ｏ温度で所定時間アニールを行りて例えば２０〔Ω／口
）＠ｔｏシー）ｍＫｌｒする１〜ｓ〔μ扉〕１ｉ！度の
厚さＯＮ”ＪＩ填没鉱歓層１４を選択的に形成する。な
お威Ｎ−麿没拡歓層１４は前記したようにＰ−ｊｉ１ｇ
ｉ基＄１２９出向土部領域が単結晶層１４ａとなル、ｌ
ｓｌ゛の素子分商用Ｓムへ換■上部領域が多結晶層１４
ｂとなる・ 次いで通常の選択酸化法を用い第１Ｃ１票子分離用Ｂｔ
へＪｌｌａｌｌ上の多結晶８１層１４！を選択的に熱酸
化して、第３Ｅに）に示すように周囲が菖２の票子分庫
用ｓｈｏ、換１３で画定された所定の面積を有するＮ−
城没拡散層１４を完成する・次−で選択エピタキシャル
成長又は分子線エピタキシャル成長によハ第３図（ホ）
に示すように該基板上に例えば０．５〔Ω−ａ）程度の
比、抵抗を有するｉｏμｍ）ｓｊ［の厚さのＮ−ｇ Ｓ
４層１７を形成する０これは多結晶層を成長させ、レー
ザーアニールを纏して形成することも可能である〇この
結果、単結晶麺没拡散層１４暑上は単結晶Ｎ １１１４
８１層１７ｍとなハ多結晶壌没拡散層１４ｂ上は多結晶
Ｎ−５８１層１７ｂとなる。
の選択酸化を行って第３図（へ）に示すように素子領域
を画定する第３の素子分離用Ｓｔへ膜１５及びベース形
成がなされる第１ＯＮ−Ｉｔ領ｔｌ １７ ａ トーレ
クタ電極が形成される第２ＯＮ−型領域１７ｂとを分離
するコレクタ分離用５ｉｎｌ膜１６が形成される。
を画定する第３の素子分離用Ｓｔへ膜１５及びベース形
成がなされる第１ＯＮ−Ｉｔ領ｔｌ １７ ａ トーレ
クタ電極が形成される第２ＯＮ−型領域１７ｂとを分離
するコレクタ分離用５ｉｎｌ膜１６が形成される。
なお前記ｍｌのＮ−蓋領域１７ａはＰ−型Ｓゑ基板１２
ｉ１［ｉｌＣ厘かに接する単結晶Ｎｆｆ１壌没層１４履
上に、又麟２の領域は扇１の素子分離用ｓｔｏｗ膜１１
膜部１上 次いで通常の方法例えばイオン注入法成るい蝶イオン注
入と固相−固相拡散を併用する方法等により、ｉｇ３図
（ト）に示すように前記Ｎ−聾Ｓｉ層１７Ｏ＊２のＮ型
領域１りｂＫＮｆｌｉコレクタ・コンタクト領域１８が
形成され、又＃ＩｌのＮ−型領域１７ａにＰ型ベース領
域２０及びＮｆｆ１エミツタ領域１９が形成される。
ｉ１［ｉｌＣ厘かに接する単結晶Ｎｆｆ１壌没層１４履
上に、又麟２の領域は扇１の素子分離用ｓｔｏｗ膜１１
膜部１上 次いで通常の方法例えばイオン注入法成るい蝶イオン注
入と固相−固相拡散を併用する方法等により、ｉｇ３図
（ト）に示すように前記Ｎ−聾Ｓｉ層１７Ｏ＊２のＮ型
領域１りｂＫＮｆｌｉコレクタ・コンタクト領域１８が
形成され、又＃ＩｌのＮ−型領域１７ａにＰ型ベース領
域２０及びＮｆｆ１エミツタ領域１９が形成される。
そして図示しないが線素子上に通常の方法によシ絶縁撫
の形成がなされ、電極窓開を、配線形成等がなされて本
発明の１１１４を有する半導体装置は提供される。
の形成がなされ、電極窓開を、配線形成等がなされて本
発明の１１１４を有する半導体装置は提供される。
ＩＣに於ては、素子機能を釆すのに必要なベース領域下
部に位置するＮｍｍ浸没拡散層１４ａみがＰ−ｇｇｉｉ
板１基板Ｃ直かに接し、コレクタ電極であるＮ型コレク
ターコンタクト領域１８に接続する領域のＮｍ埋没拡散
層１４ｂ鉱第１の素子分離用ｓｈｏ，膜１１によりＰ−
型ｇｉ基板１２面がら隔醸される。従って通常のベース
領域とコレクタ電極の面積比を：１ｉ庫するとＮ型埋没
拡散層１４とｐ−盛ｇｉＮ１板１２との直かに接する面
積が従来の１一嵐になるので、コレクターアイソレージ
曽ン関ｏ谷ｘ＜ｃｃｉ＞ｔａｑ＝ｒａする・ なお上紀実Ｉｍｆ！ｉに於てコレクタ争コンタクト慣城
及びそれにｉｋ．枕する堀没拡叡層は多結晶Ｓｉ層で形
成したが、これらを単結Ｊ自Ｓ’ｊ層で形成すれは史に
好ましい・ 以上設明したように、本発明によれはＣｃｉを滅らすこ
とができるので、バイポーラｌｃｏ動作速度を向上せし
めることができる。
部に位置するＮｍｍ浸没拡散層１４ａみがＰ−ｇｇｉｉ
板１基板Ｃ直かに接し、コレクタ電極であるＮ型コレク
ターコンタクト領域１８に接続する領域のＮｍ埋没拡散
層１４ｂ鉱第１の素子分離用ｓｈｏ，膜１１によりＰ−
型ｇｉ基板１２面がら隔醸される。従って通常のベース
領域とコレクタ電極の面積比を：１ｉ庫するとＮ型埋没
拡散層１４とｐ−盛ｇｉＮ１板１２との直かに接する面
積が従来の１一嵐になるので、コレクターアイソレージ
曽ン関ｏ谷ｘ＜ｃｃｉ＞ｔａｑ＝ｒａする・ なお上紀実Ｉｍｆ！ｉに於てコレクタ争コンタクト慣城
及びそれにｉｋ．枕する堀没拡叡層は多結晶Ｓｉ層で形
成したが、これらを単結Ｊ自Ｓ’ｊ層で形成すれは史に
好ましい・ 以上設明したように、本発明によれはＣｃｉを滅らすこ
とができるので、バイポーラｌｃｏ動作速度を向上せし
めることができる。
第１図は従来のアイソプレーナ量バーポー５ＩＣの要部
断面図、第２図（イ）及び（口）は本発明の半導体装置
の一実施例に於ける要部断面図及び要部上面図で、第３
図ビ）乃至（ト）は該−実施例に於ける工種断面図であ
る。 図に於て、１１はＭｌの素子分陰用二酸化シリコン展、
１２はＰ−型シリコン基板、１３は＃Ｇ２の素子分離用
二酸化シリコン躾、１４はＮｆｆ１埋没拡散層、１５は
第３の素子分離用二歇化シリコン振、１６はコレクタ分
離用二敵化シリコン膜，１７ｕＮ−ｍシリ：第７層、−
１ ７ ａ １１Ｍ Ｉ Ｏ Ｎ−２ｊｌ’ｆＡｔｌ
Ｒ１１７ｂＬ／ｉ亀２のＮ−撤領域、１８＃ｉＮ＋蓋コ
レクタ・コンタクト領域、１９はＮ＋ｍエンツタ領域、
ｚ。 ＦｉＰ型ベ型ベース全域す。 第１図 第 ２ 図 １） １６ 第３図
断面図、第２図（イ）及び（口）は本発明の半導体装置
の一実施例に於ける要部断面図及び要部上面図で、第３
図ビ）乃至（ト）は該−実施例に於ける工種断面図であ
る。 図に於て、１１はＭｌの素子分陰用二酸化シリコン展、
１２はＰ−型シリコン基板、１３は＃Ｇ２の素子分離用
二酸化シリコン躾、１４はＮｆｆ１埋没拡散層、１５は
第３の素子分離用二歇化シリコン振、１６はコレクタ分
離用二敵化シリコン膜，１７ｕＮ−ｍシリ：第７層、−
１ ７ ａ １１Ｍ Ｉ Ｏ Ｎ−２ｊｌ’ｆＡｔｌ
Ｒ１１７ｂＬ／ｉ亀２のＮ−撤領域、１８＃ｉＮ＋蓋コ
レクタ・コンタクト領域、１９はＮ＋ｍエンツタ領域、
ｚ。 ＦｉＰ型ベ型ベース全域す。 第１図 第 ２ 図 １） １６ 第３図
Claims (1)
- 半導体装置と、前記半導体基板の表１Ｉ７に一選択的に
配設された絶縁族と、前記半導体基板に接し且つ前記絶
縁展上に延在して配設された＃Ｓ１の半導体層と、前記
第１の半導体層上に選択的に配設された第２の半導体層
に形成され友活性領域と、前記絶縁膜上に延在された第
１の半導体層に級して配設され九電極振絖部とを備えて
なることを特徴とする半導体ｖｔ４ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2841682A JPS58147040A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2841682A JPS58147040A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147040A true JPS58147040A (ja) | 1983-09-01 |
Family
ID=12248046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2841682A Pending JPS58147040A (ja) | 1982-02-24 | 1982-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
| JPS55151350A (en) * | 1979-05-16 | 1980-11-25 | Mitsubishi Electric Corp | Semiconductor device and fabricating method of the same |
-
1982
- 1982-02-24 JP JP2841682A patent/JPS58147040A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
| JPS55151350A (en) * | 1979-05-16 | 1980-11-25 | Mitsubishi Electric Corp | Semiconductor device and fabricating method of the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
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