KR20060082977A - 스택활성영역을 갖는 반도체소자 및 그의 제조 방법 - Google Patents

스택활성영역을 갖는 반도체소자 및 그의 제조 방법 Download PDF

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KR20060082977A
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Abstract

본 발명은 스택활성영역 위에 형성되는 리세스게이트의 높이를 증가시키지 않으면서 리세스게이트의 저항을 낮출 수 있는 스택활성영역을 갖는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판, 상기 반도체기판의 전면에 형성된 게이트절연막, 상기 게이트절연막 상에서 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되되 에피택셜실리콘층, 게이트메탈막 및 게이트하드마스크의 순서로 적층된 리세스게이트, 상기 리세스게이트의 양측벽에 형성된 게이트스페이서, 상기 게이트스페이서 일측의 상기 제1활성영역 내에 형성되어 스토리지노드가 연결되는 제1셀접합, 및 상기 게이트스페이서 타측의 상기 제2활성영역 내에 형성되어 비트라인이 연결되는 제2셀접합을 포함한다.
스택활성영역, 리세스게이트, 게이트길이, 에피택셜층, SEG, 플라나활성영역

Description

스택활성영역을 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH STACK ACTIVE REGION AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 스택활성영역을 갖는 반도체소자의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 스택활성영역을 갖는 반도체소자의 구조를 도시한 구조 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
24 : 게이트절연막 25 : 시드층
26 : 에피택셜층 27 : 게이트메탈막
202 : 제2활성영역 300 : 게이트패턴
본 발명은 반도체 장치 제조 기술에 관한 것으로, 특히 스택활성영역을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
DRAM과 같은 반도체소자의 집적도가 높아짐에 따라 셀전하의 증가와 리프레시 특성 향상은 반도체소자의 신뢰성과 직접적인 관계를 가지고, 소자의 한계성을 극복하기 위해서는 리프레시 개선이 필수적이다.
일반적인 반도체소자 공정에서 리프레시 특성을 향상시키기 위해 게이트의 크기가 증가되어야 하지만, 디자인룰에 제약을 가지고, 채널영역의 보론의 농도 조절도 제한적이다.
따라서, 보론의 농도를 유지하고, 리프레시를 향상시키기 위해서 게이트 길이를 증가시키는 방법이 제안되었다.
위와 같이 게이트 길이를 증가시키기 위한 하나의 방법으로 게이트 아래의 활성영역이 플라나 활성영역(Planar active region) 구조가 아니라, 스텝(Step)을 갖도록 한 스택활성영역(Stack active region) 구조를 갖는 반도체소자가 제안되었다.
도 1은 종래기술에 따른 스택활성영역을 갖는 반도체소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 소자는, 제1활성영역(101)과 제1활성영역(101)에 비해 단차가 높은 제2활성영역(102)을 갖는 반도체 기 판(11), 제1활성영역(101)에 접하는 소자분리막(12), 제1활성영역(101)과 제2활성영역(102)의 경계지역 상부에 형성되되, 일측면은 제1활성영역(101)의 일부분까지 연장되고 타측면은 제2활성영역(102)의 일부분까지 연장되어 스텝(Step) 구조를 갖고 게이트폴리실리콘막(14), 게이트메탈막(15) 및 게이트하드마스크(16)의 순서로 적층된 리세스게이트(103), 리세스게이트(103)의 양측벽에 형성된 게이트스페이서(17), 게이트스페이서(17) 일측의 제1활성영역(101) 내에 형성된 제1셀접합(104), 게이트스페이서(17) 타측의 제2활성영역(102) 내에 형성된 제2셀접합(105)을 포함한다. 여기서, 리세스게이트(103) 아래에는 게이트절연막(13)이 형성되어 있다.
도 1에서, 제1셀접합(104)은 스토리지노드콘택이 연결될 부분이고, 제2셀접합(105)은 비트라인콘택이 연결될 부분이다.
도 1과 같은 종래기술은 서로 다른 단차를 갖는 제1활성영역(101)과 제2활성영역(102)으로 구성된 활성영역이 스택활성영역(Stack active region) 구조를 갖기 때문에 리세스게이트(103)가 비대칭 형상을 갖고, 소자의 리프레시 특성을 향상시킨다.
그러나, 종래기술은 제2셀접합(105)을 기준으로 양측의 제1셀접합(104)이 비대칭성을 이루어 후속 리세스게이트(103) 형성을 위한 식각의 불균일, 층간절연막의 갭필불량에 의한 보이드, 콘택홀 식각 불량에 의해 초래되는 낫오픈(Not open) 및 브릿지성 숏트(Bridge short) 등 수율을 감소시키는 치명적인 문제점을 가지고 있다.
특히, 스택활성영역을 갖는 DRAM은 길어지는 접합채널(junction channel)에 의해 플라나 활성영역(Planar active region) 구조와 동일한 게이트 온/오프 전류 성능(On/off current performance)을 유지하기 위해서는 게이트폴리실리콘막/게이트메탈막(14/15)의 저항이 플라나 활성영역 구조 대비 크게 낮아야만 한다.
그러나, 종래기술에서 게이트폴리실리콘막/게이트메탈막(14/15)의 저항을 감소시키는 방법은 두께를 높이를 방법밖에 없지만, 이것은 종횡비(Aspect raio)가 증가하여 후속 층간절연막 공정 및 콘택홀 식각 공정시 치명적인 결함을 유발시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스택활성영역 위에 형성되는 리세스게이트의 높이를 증가시키지 않으면서 리세스게이트의 저항을 낮출 수 있는 스택활성영역을 갖는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판, 상기 반도체기판의 전면에 형성된 게이트절연막, 상기 게이트절연막 상에서 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되되 에피택셜실리콘층, 게이트메탈막 및 게이트하드마스크의 순서로 적층된 리세스게이트, 상기 리세스게이트의 양측벽에 형성된 게이트스페이서, 상기 게이트스페이서 일측의 상기 제1활성영역 내에 형성되어 스토리지노드가 연결되는 제1셀접합, 및 상기 게이트스페이서 타측의 상기 제2활성영역 내에 형성되어 비트라인이 연결되는 제2셀접합을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계, 상기 제1,2활성영역 상부를 덮는 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 시드층을 형성하는 단계, 상기 시드층 상에 선택적에피택셜성장 공정을 통해 상기 제1활성영역 상부를 매립하면서 상기 제2활성영역 상부를 덮는 에피택셜실리콘층을 형성하는 단계, 상기 에피택셜실리콘층 상에 게이트메탈막을 에피택셜성장시키는 단계, 및 상기 게이트메탈막과 상기 에피택셜실리콘층을 선택적으로 식각하여 상기 제1활성영역과 상기 제2활성영역에 모두 걸치는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 스택활성영역을 갖는 반도체소자의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는, 제1활성 영역(201)과 제1활성영역(201)에 비해 단차가 높은 제2활성영역(202)을 갖는 반도체 기판(21), 반도체기판의 전면에 형성된 게이트절연막(24), 게이트절연막(24) 상에서 제1활성영역(201)과 제2활성영역(202)의 경계지역 상부에 형성되되, 일측면은 제1활성영역(201)의 일부분까지 연장되고 타측면은 제2활성영역(202)의 일부분까지 연장되어 에피택셜층(26), 게이트메탈막(27) 및 게이트하드마스크(28)의 순서로 적층된 리세스게이트(300)을 포함하며, 리세스게이트(300)의 양측벽에 형성된 게이트스페이서(29), 게이트스페이서(29) 일측의 제1활성영역(201) 내에 형성된 제1셀접합(30), 게이트스페이서(29) 타측의 제2활성영역(202) 내에 형성된 제2셀접합(31)을 포함한다. 여기서, 제1셀접합(30)은 스토리지노드가 연결될 접합이며, 제2셀접합(31)은 비트라인이 연결될 접합이다.
도 3에서, 제1활성영역(201)과 제2활성영역(202)은 100Å∼5000Å 범위의 단차를 갖고, 리세스게이트(300)를 구성하고 있는 에피택셜층(26)은 선택적에피택셜성장 공정에 의해 성장시킨 것이다.
그리고, 에피택셜층(26) 아래에는 선택적에피택셜성장 공정을 위한 시드층(25)이 형성되어 있다.
도 2에 도시된 본 발명의 반도체소자는, 리세스게이트(300)를 구성하는 게이트전극 물질로 선택적에피택셜성장을 통한 에피택셜층(26)과 게이트메탈막(27)의 적층으로 형성하므로써, 리세스게이트(300)의 높이를 증가시키지 않으면서도 리세스게이트(300)의 저항을 낮출 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도 시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)의 소정영역에 트렌치 구조를 갖는 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 공지된 STI 방법을 통해 형성한 것으로서, 소자분리막(22)에 의해 반도체기판(21)에 활성영역(200)이 정의된다. 이때, 소자분리막(22)은 활성영역(200)의 표면보다 낮은 위치에 형성한다.
도 3b에 도시된 바와 같이, 반도체기판(21)의 활성영역(200)을 소정 깊이로 식각하여 소자분리막(22)에 인접하는 제1활성영역(201)과 제1활성영역(201)에 비해 단차가 높은 제2활성영역(202)을 형성한다.
여기서, 제1활성영역(201)은 스토리지노드가 연결될 활성영역이고, 제2활성영역(202)은 비트라인이 연결될 활성영역으로서, 제1활성영역(201)과 제2활성영역(202)은 서로 높이가 다르게 형성되므로 스택활성영역 구조를 형성한다.
위와 같이 서로 높이가 다른 제1활성영역(201)과 제2활성영역(202)을 형성하기 위해서는 활성영역(200)의 중앙부분(제2활성영역으로 예정된 부분)을 덮고 활성영역(200)의 에지부분(제1활성영역으로 예정된 부분)을 오픈시키는 제1마스크(23)를 형성한 후, 이 제1마스크(23)를 식각배리어로 오픈된 활성영역(200)의 에지부분을 소정 깊이로 리세스시킨다. 이때, 리세스 깊이는 제1활성영역(201)과 제2활성영역(202) 사이에 단차(d)가 100Å∼5000Å 범위가 되도록 한다. 즉, 제2활성영역(202)에 비해 제1활성영역(201)이 100Å∼5000Å 정도 더 낮은 위치에 형성된다.
상기와 같이, 제1활성영역(201)으로 예정된 부분을 리세스시킬 때 사용하는 제1마스크(23)는 감광막을 이용한 감광막패턴이거나, 별도의 하드마스크물질일 수 있다. 이때, 하드마스크물질인 경우에는 폴리실리콘막으로 형성하고, 폴리실리콘막 아래에 희생산화막을 추가로 도입할 수 있다.
도 3c에 도시된 바와 같이, 제1마스크(23)를 제거한 후, 제1활성영역(201)과 제2활성영역(202)으로 구성된 스택활성영역 구조 상부에 게이트절연막(24)을 성장시킨다. 이때, 게이트절연막(24)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트절연막(24) 상에 선택적에피택셜성장(SEG) 공정을 위한 시드층(25)을 형성한다. 이때, 시드층(25)은 실리콘(Si)으로서, 그 두께는 1Å∼3000Å 범위가 바람직하다.
도 3d에 도시된 바와 같이, 선택적에피택셜성장(SEG) 공정을 진행하여 시드층(25) 상에 에피택셜실리콘층(26)을 100Å∼5000Å 두께로 형성하는데, 여기서 에피택셜실리콘층(26)은 시드층(25)이 실리콘층므로 실리콘에피택셜층(Si epitaxial layer)이 된다.
상기 선택적에피택셜성장(SEG) 공정은, 400℃∼1000℃의 온도 범위에서 진행하며, CVD 방식을 적용한다.
위와 같이 선태적에피택셜성장 공정을 통해 성장되는 에피택셜실리콘층(26)의 두께는 100Å∼5000Å 범위를 가지며, 일부가 과도성장되어 소자분리막(22)의 상부를 덮을 수 있다.
한편, 선택적에피택셜성장(SEG)을 진행하기에 앞서, 시드층(25) 표면에 생성 된 기생산화막을 제거하기 위해 H2 어닐을 진행한다. 500℃∼1500℃ 온도에서 진행한다. 또한, 기생산화막을 제거하는 다른 방법으로서 습식세정을 적용하는데, 이때, 습식세정은 HF, H2SO4 또는 NH4F를 사용한다.
도 3e에 도시된 바와 같이, 에피택셜실리콘층(26) 상에 게이트메탈막(27)을 형성한다. 이때, 게이트메탈막(27)은 W, WN, TiN, Ti, Pt, Ir, IrO2, Ru 또는 Rb 중에서 선택하고, 이 게이트메탈막(27)은 CVD 또는 PECVD 방식을 이용하여 에피택셜성장(Epi-growing)시킨 것으로, 100Å∼10000Å 두께로 증착한다.
상기한 게이트메탈막(27) 형성시, 증착온도는 200℃∼1000℃범위이고, 증착압력은 1E-9 torr∼50torr 범위이고, 반응가스는 N2, Ar, Ne, NH3 또는 NH4OH 중에서 선택된 환원분위기의 가스를 이용한다.
한편, 플라즈마활성화에너지를 이용하는 PECVD 방식을 통해 게이트메탈막(27)을 증착할 때, 플라즈마파워는 10W∼5000W, 반응압력은 10mtorr∼50torr, 반응가스는 N2, Ar, Ne, NH3 또는 NH4OH 중에서 선택된 환원분위기의 가스를 이용한다.
도 3f에 도시된 바와 같이, 게이트메탈막(27) 상에 게이트하드마스크(28)를 형성한 후, 게이트패터닝 공정을 진행하여 에피택셜실리콘층(26), 게이트메탈막(27) 및 게이트하드마스크(28)의 순서로 적층되는 리세스게이트(300)를 형성한다.
이때, 리세스게이트(300)는 제1활성영역(201)과 제2활성영역(202)에 모두 걸쳐서 형성된다.
자세히 살펴보면, 리세스게이트(300)의 일측면은 제1활성영역(201)의 바닥에 이르고, 타측면은 제2활성영역(202)의 표면에 이르러 제1활성영역(201)과 제2활성영역(202)의 경계부분 상부에 형성된다.
다음으로, 리세스게이트(300)의 양측면에 접하는 게이트스페이서(29)를 형성한다. 이때, 게이트스페이서(29)은 CVD, ALD 방식을 이용하여 실리콘질화막을 10Å∼1000Å의 두께로 증착한 후 전면식각(Etchback)하여 형성한다.
이어서, 이온주입공정을 진행하여 제1활성영역(201) 내에 제1셀접합(30)을 형성하고, 제2활성영역(202) 내에 제2셀접합(31)을 형성한다. 여기서, 제1셀접합(30)은 스토리지노드가 연결될 부분이고, 제2셀접합(31)은 비트라인이 연결될 부분이다.
상술한 실시예에 따르면, 본 발명은 에피택셜실리콘층(26)을 리세스된 제1활성영역(201) 상부에 형성해주므로써 스택활성영역 구조가 갖는 비대칭성을 해소하고 있으며, 또한, 리세스게이트(300)를 구성하는 게이트전극물질을 에피택셜실리콘층(26)과 에피택셜성장된 게이트메탈막(27)으로 형성하므로써 저항을 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스택활성영역 구조에 선택적에피택셜성장 공정을 부가하므로써 스택활성영역 구조에서 발생되는 비대칭성으로 인해 초래되는 스토리지노드콘택의 높은 저항과 식각의 불균일성, 콘택낫오픈(contact not open)을 방지하여 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 게이트전극을 구성하는 물질로 에피택셜실리콘층과 에피택셜성장된 게이트메탈막으로 형성하므로써 공정상의 마진 및 저항을 낮출 수 있는 효과가 있다.

Claims (12)

  1. 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판;
    상기 반도체기판의 전면에 형성된 게이트절연막;
    상기 게이트절연막 상에서 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되되 에피택셜실리콘층, 게이트메탈막 및 게이트하드마스크의 순서로 적층된 리세스게이트;
    상기 리세스게이트의 양측벽에 형성된 게이트스페이서;
    상기 게이트스페이서 일측의 상기 제1활성영역 내에 형성되어 스토리지노드가 연결되는 제1셀접합; 및
    상기 게이트스페이서 타측의 상기 제2활성영역 내에 형성되어 비트라인이 연결되는 제2셀접합
    을 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 리세스게이트에서,
    상기 에피택셜실리콘층은,
    100Å∼5000Å 두께인 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서,
    상기 게이트메탈막은,
    에피택셜성장된 W, WN, TiN, Ti, Pt, Ir, IrO2, Ru 또는 Rb 중에서 선택되는 것을 특징으로 하는 반도체소자.
  4. 제3항에 있어서,
    상기 게이트메탈막은,
    100Å∼10000Å 두께인 것을 특징으로 하는 반도체소자.
  5. 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계;
    상기 제1,2활성영역 상부를 덮는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 시드층을 형성하는 단계;
    상기 시드층 상에 선택적에피택셜성장 공정을 통해 상기 제1활성영역 상부를 매립하면서 상기 제2활성영역 상부를 덮는 에피택셜실리콘층을 형성하는 단계;
    상기 에피택셜실리콘층 상에 게이트메탈막을 에피택셜성장시키는 단계; 및
    상기 게이트메탈막과 상기 에피택셜실리콘층을 선택적으로 식각하여 상기 제1활성영역과 상기 제2활성영역에 모두 걸치는 형태의 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 에피택셜실리콘층을 형성하기 전에,
    상기 시드층 표면의 기생산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 기생산화막을 제거하는 단계는,
    어닐 또는 습식세정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 어닐은, 500℃∼1500℃ 온도에서 H2 어닐로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 습식세정은,
    HF, H2SO4 또는 NH4F를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제5항에 있어서,
    상기 에피택셜실리콘층은,
    100Å∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제5항에 있어서,
    상기 게이트메탈막은,
    에피택셜성장된 W, WN, TiN, Ti, Pt, Ir, IrO2, Ru 또는 Rb으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트메탈막은,
    100Å∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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