KR20080098821A - 콘택 플러그 제조방법 - Google Patents

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KR20080098821A KR1020070044161A KR20070044161A KR20080098821A KR 20080098821 A KR20080098821 A KR 20080098821A KR 1020070044161 A KR1020070044161 A KR 1020070044161A KR 20070044161 A KR20070044161 A KR 20070044161A KR 20080098821 A KR20080098821 A KR 20080098821A
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Abstract

본 발명은 콘택저항을 감소시킬 수 있고, 분리막의 손실을 감소시킬 수 있는 콘택 플러그 제조방법을 제공하기 위한 것으로, 기판 상에 복수의 게이트패턴을 형성하는 단계, 상기 게이트패턴 사이의 상기 기판 상에 제1플러그를 형성하는 단계, 상기 제1플러그 상에 분리막을 형성하는 단계, 상기 게이트패턴 사이의 상기 분리막을 식각하여 상기 제1플러그를 오픈시키는 콘택홀을 형성하는 단계, 상기 제1플러그 상에 제2플러그를 형성하는 단계를 포함하여 콘택 면적을 증가시키고 저항이 낮은 콘택 플러그를 형성하여 콘택 저항(Contact Resistance)의 감소 및 동작전류(Drive Current)시킬 수 있고, 계면 처리 공정에 의한 분리막의 손실을 최소화하여 분리막 마진을 증가시킬 수 있고, tＷR 불량 및 리프레쉬(Refresh) 특성 저하와 같은 소자 열화(Degradation) 현상을 개선하여 소자 특성의 개선 및 수율을 향상시킬 수 있는 효과가 있다.
콘택 플러그, 세정공정, 콘택저항

Description

콘택 플러그 제조방법{METHOD FOR FABRICATING CONTACT PLUG}
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 콘택 플러그 제조방법을 나타내는 공정 단면도,
도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 콘택 플러그 제조방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판
12 : 게이트패턴
13 : 측벽보호막
14 : 제1플러그
15 : 분리막
16 : 콘택홀
17 : 제2플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 콘택 플러그 제조방법에 관한 것이다.
반도체 소자가 점점 소형화, 고집적화 됨에 따라 반도체 소자의 디램 셀(DRAM Cell) 콘택 면적이 지속적으로 감소하고 있으며, 셀 콘택 저항은 급격한 증가를 보이고 있다. 디램 셀에서의 콘택 면적 감소는 콘택저항(Contact Resistance)의 증가와 동작전류(Drive Current)를 감소시키고, 이로 인해 반도체 소자의 tＷR 불량 및 리프레쉬(Refresh) 특성 저하와 같은 소자 열화(Degradation) 현상이 나타나고 있다.
최근에 콘택저항을 증가시키기 위해 SPE(Solid Phase Epitaxy) 또는 SEG(Selective Epitaxial Growth)로 플러그를 형성하거나, 폴리실리콘, SPE 또는 SEG에 불순물의 도핑 농도를 증가시키거나, 물질 자체의 비저항이 낮은 금속 플러그를 사용하거나, 콘택을 리세스하거나, 엘리베이티드(Elevated)시키는 등의 다양한 방법이 사용되고 있다.
그러나, 불순물의 도핑 농도를 증가시키는 경우 접합영역(Junction) 및 채널(Channel) 쪽으로 불순물이 확산되어 항복전압(Breakdown)을 떨어뜨리는 문제점으로 인해 농도 증가에 한계가 있다. 또한, SPE, SEG 또는 금속 플러그의 경우 플러그 증착공정을 2회 이상 실시해야 하기 때문에 이에 따라 증가하는 세정공정에 의한 분리막의 손실이 커져서 분리막 마진을 확보하지 못하는 문제점이 있다. 콘택 의 리세스나 엘리베이티드 역시 소자의 집적화가 계속되는 경우 한계가 있다.
한편, 소자의 고집적화(Shrink)에 따른 게이트 사이의 간격이 좁아지고 있고, 게이트 전극의 저항을 줄이기 위해 게이트 스택(Stack)의 높이를 높게하고 있다. 이로 인해, 분리막 형성을 위한 절연막의 갭필(Gap fill)이 어려워져서 화학기상증착법(Chemival Vapor Deposition)으로 형성하는데 한계가 있기 때문에 최근에는 SOG(Spin On Glass) 산화막을 형성하고 있다.
그러나, SOG막의 경우 통상 세정공정으로 사용되는 HF계열의 식각용액에 내식각성이 낮아서 집적화에 따른 분리막 사이즈(Size)의 감소와 더불어 분리막 마진(Margin)이 크게 저하되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택저항을 감소시킬 수 있는 콘택 플러그 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적으로는, 분리막의 손실을 감소시킬 수 있는 콘택 플러그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 콘택 플러그 제조방법은 기판 상에 복수의 게이트패턴을 형성하는 단계, 상기 게이트패턴 사이의 상기 기판 상에 제1플러그를 형성하는 단계, 상기 제1플러그 상에 분리막을 형성하는 단계, 상기 게이트 패턴 사이의 상기 분리막을 식각하여 상기 제1플러그를 오픈시키는 콘택홀을 형성하는 단계, 상기 제1플러그 상에 제2플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 바령의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 콘택 플러그 형성시 소자 집적도의 증가에 따라 셀(Cell)간 절연을 위한 분리막의 사이즈(size)가 감소하지만, 콘택 저항 감소를 위해서는 플러그 증착 계면 처리를 증가시켜야 하므로 더욱 분리막 마진이 악화되는 문제를 해결하기 위한 것으로, 분리막 형성 공정을 실시하기 전 선택적 에피택설 증착 방법에 의해 1차 플러그 패드를 형성하고, 이 플러그 패드 위에 분리막 형성공정 및 플러그 증착 공정을 함으로써 셀(Cell)간 분리막 마진을 증가시키면서도, 분리막 하부 오버랩(overlap)되는 부분에서의 1차 플러그 패드의 역할에 의해 콘택 면적을 증가시키는 효과를 얻을 수 있어 콘택 저항의 감소에 기여할 수 있다.
또한, 분리막을 형성하기 전에 선택적 에피택셜 박막을 형성하고 실리사이드를 형성함에 따라 분리막 하부에 덮히던 부분도 실리사이드로 형성되어 콘택 저항을 감소시킬수 있는 방법을 제공하여, 소자 특성의 개선 및 수율 향상에 기여할 수 있다.
((실시예 1))
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 콘택 플러그 제조방법을 나타내는 공정 단면도이다. 도면의 좌측은 게이트패턴에 수직한 방향이고, 우측은 게이트패턴과 수평한 방향이다. 설명의 편의를 위해 두 도면을 함께 설명하기로 한다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리막(11A)을 형성한다. 여기서, 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 소자분리막(11A)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 소자분리막(11A)을 형성하여 기판(11)에 활성영역(11B)이 정의 된다.
이어서, 기판(11) 상에 게이트패턴(12)을 형성한다. 게이트패턴(12)은 제1전극(12A), 제2전극(12B)과 게이트하드마스크(12C)의 적층구조일 수 있다. 여기서, 제1전극(12A)은 폴리실리콘일 수 있고, 제2전극(12B)은 금속 또는 금속실리사이드일 수 있다. 또한, 게이트하드마스크(12C)는 질화막일 수 있다.
도 1b에 도시된 바와 같이, 게이트패턴(12)의 측벽에 측벽보호막(13)을 형성한다. 측벽보호막(13)은 게이트패턴(12)의 측벽을 보호하기 위한 것으로, 게이트패턴(12)을 포함하는 전면에 절연막을 형성하고 에치백(Etch Back) 또는 전면식각하여 형성할 수 있다. 여기서, 절연막은 질화막 또는 질화막과 산화막의 적층구조 일 수 있다.
측벽보호막(13)을 형성하기 위한 에치백 또는 전면식각시 콘택 면적을 증가시키기 위해 기판(11)을 추가식각할 수 있는데, 이때 기판의 추가식각 깊이는 적어도 200Å이하(식각하지 않거나, 1Å∼200Å)로 실시한다. 게이트패턴(12)과 수평한 방향에도 절연막이 형성되지만 에치백 또는 전면식각시 모두 제거되어 게이트패턴(12)의 측벽에만 잔류한다.
도 1c에 도시된 바와 같이, 게이트패턴(12) 사이 활성영역(11B) 상에 제1플러그(14)를 형성한다. 즉, 제1플러그(14)는 선택적 에피택셜 성장에 의해 소자분리막(11A) 상에는 형성되지 않고 활성영역(11B) 상에만 선택적으로 형성된다.
제1플러그(14)는 선택적 에피택셜 실리콘(Selective Epitaxial Silicon) 증착방법으로 에피택셜 실리콘 또는 에피택셜 실리콘저마늄으로 형성할 수 있고, 도핑하지 않거나, 인(Phosphorus), 비소(As) 또는 보론(Boron)으로 도핑할 수 있다. 또한, 도핑은 이온주입 또는 인시튜(In-Situ) 도핑으로 실시할 수 있고, 도핑의 농도는 1E16∼1E21atoms/㎤일 수 있다.
또한, 선택적 에피택셜 실리콘 증착방법은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 면(Facet)과 측면 과성장(lateral Overgrowth)이 조절되도록 형성할 수 있다.
특히, 제1플러그(14) 형성 전에 자연 산화막 제거를 위해 습식 또는 건식세정공정을 실시할 수 있다. 예컨대, 습식세정의 경우 BOE(Buffered Oxide Etchant) 또는 HF로 실시할 수 있다. 이와 같은 세정공정은 분리막이 형성되기 전에 실시되기 때문에 분리막의 손실에 영향을 주지 않는다. 또한, 분리막이 형성되기 전에 제 1플러그(14)를 형성하기 때문에 제1플러그(14)의 측면과성장에 따라 셀 정션(Cell Junction)의 전체 면적에 콘택(Contact)되어 콘택 면적이 증가되어 콘택 저항을 감소시킬 수 있다. 그리고, 제1플러그(14)의 높이 만큼 후속 분리막의 매립 높이가 감소하기 때문에 갭필 마진(Gapfill Margin)을 확보할 수 있고, 자기정렬콘택 식각시 분리막의 식각 높이가 감소하여 콘택 식각마진을 확보할 수 있다.
도 1d에 도시된 바와 같이, 제1플러그(14) 상에 게이트패턴(12) 사이를 모두 매립하도록 분리막(15)을 형성한다. 여기서, 분리막(15)은 게이트패턴(12) 사이 및 후속 콘택 플러그간의 절연(분리)을 위한 것으로, 산화막으로 형성할 수 있고 산화막은 BPSG(Boron Phosphorus Silicate Glass) 또는 SOG(Spin On Glass)로 형성할 수 있다. 이는 소자의 집적화에 따라 통상의 화학기상증착법으로는 분리막(15)을 형성하기 힘들기 때문에 갭필 특성이 좋은 BPSG 또는 SOG로 형성하는 것이다.
분리막(15)을 형성하기 전에 제1플러그(14)를 포함하는 결과물의 전면에 셀 스페이서를 형성할 수 있고, 셀 스페이서는 질화막으로 형성할 수 있다.
위와 같이, 제1플러그(14)를 미리 형성한 후 분리막(15)을 형성함으로써 제1플러그(14)의 두께만큼 게이트패턴(12) 사이에 매립되는 분리막(15)의 높이가 낮아진다. 따라서, 분리막(15)의 갭필 마진을 확보할 수 있다.
도 1e에 도시된 바와 같이, 게이트패턴(12) 사이의 분리막(15)을 식각하여 콘택홀(16)을 형성한다. 이를 위해, 분리막(15) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 랜딩 플러그 콘택홀 영역이 오픈되도록 패터닝한 후 분리막(15)을 건식 식각하는데, 자기정렬콘택식각(Self Aligned Contact Etch)을 실시할 수 있다. 분리막(15)을 형성하기 전에 셀 스페이서를 형성한 경우 자기정렬콘택식각시 셀 스페이서도 함께 식각하여 제1플러그(14)를 오픈시킬 수 있다.
특히, 제1플러그(14)를 미리 형성함으로써, 제1플러그(14)의 두께만큼 식각 두께가 낮아지기 때문에 식각 마진을 확보할 수 있다.
도 1f에 도시된 바와 같이, 제1플러그(14) 상에 콘택홀(16)이 매립되도록 도전물질을 형성하고 평탄화하여 제2플러그(17)를 형성한다. 도전물질은 폴리실리콘, 에피택셜 실리콘 또는 금속물질(예컨대, 텅스텐(Ｗ))일 수 있고, 도전물질을 형성하기 전에 제1플러그(14)에 이온주입을 실시하거나, 배리어 금속(Barrier Metal) 또는 금속 실리사이드를 추가로 형성할 수 있다. 또한, 평탄화는 게이트패턴(12)의 표면이 드러나는 타겟으로 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 실시할 수 있다.
제2플러그(17)를 형성하기 전에 계면처리를 위해 습식 또는 건식세정을 추가로 실시할 수 있다. 예컨대, 습식세정의 경우 BOE(Buffered Oxide Etchant) 또는 HF로 실시할 수 있다.
위와 같이, 제1플러그(14)를 미리 형성한 후 분리막(15)을 형성하면 제1플러그(14)의 높이만큼 분리막(15)의 갭필마진과 콘택 식각마진을 확보할 수 있다. 또한, 분리막(15) 형성 후 제2플러그(17) 형성 전에 한번의 세정공정만 진행되기 때문에 세정공정에 의한 분리막(15)의 손실을 최소화하면서도 제1플러그(14)를 선택적 에피택셜 실리콘 증착방법으로 형성하여 측면과성장 등에 의한 활성영역(11B)과의 접촉 면적 증가로 콘택 저항을 감소시킬 수 있다.
((실시예 2))
도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 콘택 플러그 제조방법을 나타내는 공정 단면도이다. 도면의 좌측은 게이트패턴에 수직한 방향이고, 우측은 게이트패턴과 수평한 방향이다. 설명의 편의를 위해 두 도면을 함께 설명하기로 한다.
도 2a에 도시된 바와 같이, 기판(21)에 소자분리막(21A)을 형성한다. 여기서, 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 소자분리막(21A)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 소자분리막(21A)을 형성하여 기판(21)에 활성영역(21B)이 정의 된다.
이어서, 기판(21) 상에 게이트패턴(22)을 형성한다. 게이트패턴(22)은 제1전극(22A), 제2전극(22B)과 게이트하드마스크(22C)의 적층구조일 수 있다. 여기서, 제1전극(22A)은 폴리실리콘일 수 있고, 제2전극(22B)은 금속 또는 금속실리사이드일 수 있다. 또한, 게이트하드마스크(22C)는 질화막일 수 있다.
도 2b에 도시된 바와 같이, 게이트패턴(22)의 측벽에 측벽보호막(23)을 형성한다. 측벽보호막(23)은 게이트패턴(22)의 측벽을 보호하기 위한 것으로, 게이트패턴(22)을 포함하는 전면에 절연막을 형성하고 에치백(Etch Back) 또는 전면식각하여 형성할 수 있다. 여기서, 절연막은 질화막 또는 질화막과 산화막의 적층구조일 수 있다.
측벽보호막(23)을 형성하기 위한 에치백 또는 전면식각시 콘택 면적을 증가시키기 위해 기판(21)을 추가식각할 수 있는데, 이때 기판의 추가식각 깊이는 적어 도 200Å이하(식각하지 않거나, 1Å∼200Å)로 실시한다. 게이트패턴(22)과 수평한 방향에도 절연막이 형성되지만 에치백 또는 전면식각시 모두 제거되어 게이트패턴(22)의 측벽에만 잔류한다.
이어서, 정션(Juction) 이온주입 또는 소스/드레인 이온주입을 실시할 수 있다. 이때, 이온주입은 측벽보호막(23) 형성 후 외에 후속 제1플러그 형성 후에 실시할 수도 있다. 특히, 이온주입시 이온 주입 완충 산화막 또는 식각 손상층 제거 및 표면 개질을 위해 희생산화막을 형성한 후 이온주입 공정을 완료하고 다시 제거할 수 있다.
도 2c에 도시된 바와 같이, 게이트패턴(22) 사이 활성영역(21B) 상에 제1플러그(24)를 형성한다. 즉, 제1플러그(24)는 선택적 에피택셜 성장에 의해 소자분리막(21A) 상에는 형성되지 않고 활성영역(21B) 상에만 선택적으로 형성된다.
제1플러그(24)는 선택적 에피택셜 실리콘(Selective Epitaxial Silicon) 증착방법으로 에피택셜 실리콘 또는 에피택셜 실리콘저마늄으로 형성할 수 있고, 도핑하지 않거나, 인(Phosphorus), 비소(As) 또는 보론(Boron)으로 도핑할 수 있다. 또한, 도핑은 이온주입 또는 인시튜(In-Situ) 도핑으로 실시할 수 있고, 도핑의 농도는 1E16∼1E21atoms/㎤일 수 있다.
또한, 선택적 에피택셜 실리콘 증착방법은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 면(Facet)과 측면 과성장(lateral Overgrowth)이 조절되도록 형성할 수 있다.
그리고, 제1플러그(24)는 400℃∼800℃에서 형성할 수 있고, 후속 금속실리사이드 형성시 손실되는 양을 감안하여 400Å∼1200Å의 두께로 형성할 수 있다.
특히, 제1플러그(24) 형성 전에 자연 산화막 제거를 위해 습식 또는 건식세정공정을 실시할 수 있다. 이때, 세정공정은 상온부터 600℃이하에서 실시할 수 있고, 측벽보호막(23)의 손실을 최소화 할 수 있도록 측벽보호막(23)에 선택비가 좋은 가스 또는 용액을 사용하여 실시할 수 있다. 예컨대, 습식세정의 경우 BOE(Buffered Oxide Etchant) 또는 HF로 실시할 수 있다. 이와 같은 세정공정은 분리막이 형성되기 전에 실시되기 때문에 분리막의 손실에 영향을 주지 않는다.
또한, 분리막이 형성되기 전에 제1플러그(24)를 형성하기 때문에 제1플러그(24)의 측면과성장에 따라 셀 정션(Cell Junction)의 전체 면적에 콘택(Contact)되어 콘택 면적이 증가되어 콘택 저항을 감소시킬 수 있다. 그리고, 제1플러그(24)의 높이 만큼 후속 분리막의 매립 높이가 감소하기 때문에 갭필 마진(Gapfill Margin)을 확보할 수 있고, 자기정렬콘택 식각시 분리막의 식각 높이가 감소하여 콘택 식각마진을 확보할 수 있다.
도 2d에 도시된 바와 같이, 제1플러그(24) 상에 금속층을 형성한다. 여기서, 금속층은 금속실리사이드를 형성하기 위한 것으로, 티타늄층(Ti), 코발트층(Co), 니켈층(Ni) 및 몰리브덴층(Mo)으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 금속층은 화학기상증착법(Chemical Vapor Deposition) 또는 물리적기상증착 법(Physical Vapor Deposition)으로 형성할 수 있다.
금속층 형성시 대기와의 반응을 차단하기 위해 금속층 형성 후 배리어 금속을 추가로 형성할 수 있다. 이때, 배리어 금속은 티타늄층(Ti), 티타늄질화막(TiN), 텅스텐층(Ｗ) 및 텅스텐질화막(ＷN)으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
이어서, 열처리를 실시하여 금속실리사이드층(25)을 형성한다. 금속실리사이드층(25)은 제1플러그(24)의 일부와 금속층이 반응하여 형성되는 것으로, 금속실리사이드층(25)이 형성되면서 제1플러그(24A)는 일부두께 잔류한다. 금속실리사이드층(25)은 티타늄실리사이드층, 코발트실리사이드층, 니켈실리사이드층 및 몰리브덴실리사이드층으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
특히, 열처리는 1차와 2차로 나누어 진행하는데 1차 열처리에 의해 제1플러그(24)와 금속층이 반응하여 금속실리사이드층(25)을 형성하고, 이때 절연물들 및 소자분리막(11A)이 반응하지 않도록 온도 및 열처리 시간을 조절하여 진행할 수 있고, 2차 열처리는 안정적인 금속실리사이드층을 형성하기 위해 실시할 수 있다.
예컨대, 티타늄실리사이드층을 형성하는 경우 제1플러그(24) 상에 티타늄층을 형성하고 급속열처리(Rapid Thermal Process; RTP) 장비에서 980℃∼1040℃의 온도로 질소 분위기에서 30초∼40초동안 1차 열처리를 실시할 수 있다. 이어서, 1차 열처리를 실시한 후 습식 또는 건식식각(바람직하게는 NH4OH:H2O2:H2O의 혼합액을 이용한 습식식각)을 실시하여 티타늄실리사이드층으로 반응하지 않고 잔류하는 티타늄층을 제거한다. 이어서, 800℃∼850℃에서 10초∼30초동안 2차 열처리를 실 시하여 안정적인 티타늄실리사이드층을 형성할 수 있다.
위와 같이, 분리막을 형성하기 전에 금속실리사이드층(25)을 형성하면, 제1플러그(24A)의 상부 뿐만 아니라 제1플러그(24A)의 측벽까지 금속실리사이드층(25)이 형성되기 때문에 실리사이드가 형성된 면적이 증가하여 콘택 저항을 감소시킬 수 있다. 즉, 종래에는 분리막을 형성한 후 금속실리사이드 공정을 실시함으로써 분리막의 하부에 덮여서 실리사이드화 하지 못하던 부분까지 저항이 낮은 실리사이드가 되기 때문에 콘택 저항을 더 낮출 수 있다.
도 2e에 도시된 바와 같이, 금속실리사이드층(25) 상에 게이트패턴(22) 사이를 모두 매립하도록 분리막(26)을 형성한다. 여기서, 분리막(26)은 게이트패턴(22) 사이 및 후속 콘택 플러그간의 절연(분리)을 위한 것으로, 산화막으로 형성할 수 있고, 산화막은 BPSG(Boron Phosphorus Silicate Glass) 또는 SOG(Spin On Glass)로 형성할 수 있다. 이는 소자의 집적화에 따라 통상의 화학기상증착법으로는 분리막(26)을 형성하기 힘들기 때문에 갭필 특성이 좋은 BPSG 또는 SOG로 형성하는 것이다.
분리막(26)을 형성하기 전에 금속실리사이드층(25)를 포함하는 결과물의 전면에 셀 스페이서를 형성할 수 있고, 셀 스페이서는 질화막으로 형성할 수 있다.
위와 같이, 제1플러그(24A) 및 금속실리사이드층(25)를 미리 형성한 후 분리막(26)을 형성함으로써 제1플러그(24A) 및 금속실리사이드층(25)의 두께만큼 게이트패턴(22) 사이에 매립되는 분리막(26)의 높이가 낮아진다. 따라서, 분리막(26)의 갭필 마진을 확보할 수 있다.
도 2f에 도시된 바와 같이, 게이트패턴(22) 사이의 분리막(26)을 식각하여 콘택홀(27)을 형성한다. 이를 위해, 분리막(26) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 랜딩 플러그 콘택홀 영역이 오픈되도록 패터닝한 후 분리막(26)을 건식 식각하는데, 자기정렬콘택식각(Self Aligned Contact Etch)을 실시할 수 있다. 분리막(26)을 형성하기 전에 셀 스페이서를 형성한 경우 자기정렬콘택식각시 셀 스페이서도 함께 식각하여 금속실리사이드층(25)을 오픈시킬 수 있다.
특히, 제1플러그(24A) 및 금속실리사이드층(25)을 미리 형성함으로써, 제1플러그(24A) 및 금속실리사이드층(25)의 두께만큼 식각 두께가 낮아지기 때문에 식각 마진을 확보할 수 있다.
도 2g에 도시된 바와 같이, 금속실리사이드층(25) 상에 콘택홀(27)이 매립되도록 도전물질을 형성하고 평탄화하여 제2플러그(28)를 형성한다. 도전물질은 화학기상증착법(CVD) 또는 물리적기상증착법(PVD)으로 형성할 수 있고, 금속물질로 형성할 수 있는데 바람직하게는 텅스텐(Ｗ)일 수 있다. 또한, 금속 물질을 형성하기 전에 확산방지막(Diffusion Barrier)을 형성할 수 있는데, 확산방지막은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있다. 그리고, 평탄화는 게이트패턴(22)의 표면이 드러나는 타겟으로 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 실시할 수 있다.
제2플러그(28)를 형성하기 전에 계면처리를 위해 습식 또는 건식세정을 추가로 실시할 수 있다. 예컨대, 습식세정의 경우 BOE(Buffered Oxide Etchant) 또는 HF로 실시할 수 있다.
위와 같이, 제1플러그(24A) 및 금속실리사이드층(25)를 미리 형성한 후 분리막(26)을 형성하면 제1플러그(24A)의 높이만큼 분리막(26)의 갭필마진과 콘택 식각마진을 확보할 수 있다. 또한, 분리막(26) 형성 후 제2플러그(28) 형성 전에 한번의 세정공정만 진행되기 때문에 세정공정에 의한 분리막(26)의 손실을 최소화할 수 있다. 그리고, 제1플러그(24A)의 측면과성장으로 활성영역(11B)과 접촉 면적이 증가하여 콘택 저항을 감소할 수 있고, 분리막(26)의 하부에 덮여서 실리사이드화 하지 못하던 제1플러그(24A)의 측벽까지 저항이 낮은 금속실리사이드층(25)으로 형성함으로써 콘택 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 콘택 플러그 제조방법은 콘택 면적을 증가시키고 저항이 낮은 콘택 플러그를 형성하여 콘택 저항(Contact Resistance)의 감소 및 동작전류(Drive Current)시킬 수 있는 효과가 있다.
또한, 계면 처리 공정에 의한 분리막의 손실을 최소화하여 분리막 마진을 증가시킬 수 있는 효과가 있다.
또한, tＷR 불량 및 리프레쉬(Refresh) 특성 저하와 같은 소자 열 화(Degradation) 현상을 개선하여 소자 특성의 개선 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (16)

  1. 기판 상에 복수의 게이트패턴을 형성하는 단계;
    상기 게이트패턴 사이의 상기 기판 상에 제1플러그를 형성하는 단계;
    상기 제1플러그 상에 분리막을 형성하는 단계;
    상기 게이트패턴 사이의 상기 분리막을 식각하여 상기 제1플러그를 오픈시키는 콘택홀을 형성하는 단계; 및
    상기 제1플러그 상에 제2플러그를 형성하는 단계
    를 포함하는 콘택 플러그 제조방법.
  2. 제1항에 있어서,
    상기 제1플러그는 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 형성하는 콘택 플러그 제조방법.
  3. 제2항에 있어서,
    상기 제1플러그는,
    에피택셜 실리콘 또는 에피택셜 실리콘저마늄인 콘택 플러그 제조방법.
  4. 제1항에 있어서,
    상기 제1플러그는,
    선택적 에피택셜 성장된 에피택셜 실리콘과 금속실리사이드의 적층구조 또는 선택적 에피택셜 성장된 에피택셜 실리콘저마늄과 금속실리사이드의 적층구조인 콘택 플러그 제조방법.
  5. 제4항에 있어서,
    상기 금속실리사이드는 티타늄실리사이드층(Ti), 코발트실리사이드층(Co), 니켈실리사이드층(Ni) 및 몰르브덴실리사이드층(Mo)으로 이루어진 그룹 중에서 선택된 어느 하나인 콘택 플러그 제조방법.
  6. 제2항에 있어서,
    상기 선택적 에피택셜 성장법은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD) 및 APCVD(Atmosphere Pressure CVD)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 실시하는 콘택 플러그 제조방법.
  7. 제3항에 있어서,
    상기 에피택셜 실리콘 또는 에피택셜 실리콘저마늄은 도핑하지 않거나, 인, 비소 및 보론으로 구성된 그룹 중에서 선택된 어느 하나로 도핑하는 콘택 플러그 제조방법.
  8. 제1항에 있어서,
    상기 분리막은 BPSG(Boron Phosphorus Silicate Glass) 또는 SOG(Spin On Glass) 산화막인 콘택 플러그 제조방법.
  9. 제1항에 있어서,
    상기 제2플러그는 금속물질, 금속실리사이드와 금속물질의 적층구조 또는 배리어금속과 금속물질의 적층구조인 콘택 플러그 제조방법.
  10. 제9항에 있어서,
    상기 금속물질은 텅스텐(Ｗ)인 콘택 플러그 제조방법.
  11. 제9항에 있어서,
    상기 배리어금속은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)인 콘택 플러그 제조방법.
  12. 제1항에 있어서,
    상기 기판은 활성영역과 소자분리영역을 갖고 상기 제1플러그는 상기 활성영역의 기판 상에 형성되는 콘택 플러그 제조방법.
  13. 제1항에 있어서,
    상기 제1플러그를 형성하기 전에 세정공정을 실시하는 콘택 플러그 제조방법.
  14. 제13항에 있어서,
    상기 세정공정은 습식 또는 건식세정으로 실시하는 콘택 플러그 제조방법.
  15. 제1항에 있어서,
    상기 제2플러그를 형성하는 단계 전에 세정공정을 실시하는 콘택 플러그 제조방법.
  16. 제15항에 있어서,
    상기 세정공정은 건식 또는 습식세정으로 실시하는 콘택 플러그 제조방법.
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