KR20060112091A - 스택형 반도체 장치 및 그 제조 방법 - Google Patents

스택형 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060112091A
KR20060112091A KR1020050034519A KR20050034519A KR20060112091A KR 20060112091 A KR20060112091 A KR 20060112091A KR 1020050034519 A KR1020050034519 A KR 1020050034519A KR 20050034519 A KR20050034519 A KR 20050034519A KR 20060112091 A KR20060112091 A KR 20060112091A
Authority
KR
South Korea
Prior art keywords
single crystal
pattern
silicon film
film
crystal silicon
Prior art date
Application number
KR1020050034519A
Other languages
English (en)
Other versions
KR100669108B1 (ko
Inventor
정은국
김준
김진홍
방석철
강윤승
김효정
양형모
안종선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050034519A priority Critical patent/KR100669108B1/ko
Publication of KR20060112091A publication Critical patent/KR20060112091A/ko
Application granted granted Critical
Publication of KR100669108B1 publication Critical patent/KR100669108B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

단결정 실리콘막 및 상기 단결정 실리콘막과 접속하는 콘택 플러그가 구비된스택형 반도체 장치 및 그 제조에서, 상기 스택형 반도체 장치는 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴과, 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴 및 금속막 패턴을 포함한다. 상기한 스택형 반도체 장치는 금속 또는 금속 실리사이드막이 단결정 실리콘막 패턴으로 침식되는 것을 최소화할 수 있어서 동작 불량이 감소된다.

Description

스택형 반도체 장치 및 그 제조 방법 {stacked semiconductor device and method of manufacturing the same}
도 1은 종래의 스택형 반도체 장치에서 콘택 플러그 형성시에 발생하는 불량을 나타내는 단면도이다.
도 2는 본 발명의 실시예1에 따른 단결정 실리콘막 패턴의 측벽과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 나타내는 단면도이다.
도 3 내지 도 10은 도 2에 도시된 스택형 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 11 내지 도 13은 단결정 실리콘막 패턴의 측벽과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 제조하기에 적합한 또다른 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치를 나타내는 단면도이다.
도 15 내지 도 23은 도 14에 도시된 트리플 스택형 SRAM 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
본 발명은 스택형 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 단결정 실리콘막 및 상기 단결정 실리콘막과 접속하는 콘택 플러그가 구비된 스택형 반도체 장치 및 상기 반도체 장치의 제조 방법이 개시되어 있다.
반도체 장치를 계속적으로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에 도전성 패턴의 저항이 매우 증가되는 등의 문제가 발생된다. 때문에, 상기 패턴의 크기를 감소시킴으로서 집적도를 증가시키는데에는 한계가 있다. 따라서, 최근에는 상기 반도체 장치를 고도로 집적화시키기 위해, 기판 위로 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 스택형 반도체 장치들이 개발되고 있다.
특히, 반도체 메모리 장치 중에 SRAM장치의 경우, 단위 셀이 6개의 트랜지스터로 구현되므로 셀 면적이 매우 커질 수밖에 없다. 그러므로, 상기 단위 셀을 구현하는 각 트랜지스터를 수직 방향으로 적층시킴으로서 셀 면적을 감소시키고 있다.
예를 들어, 더블 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자 및 2개의 억세스(access) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 단결정 실리콘막에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업 소자인 PMOS 트랜지스터가 구현된다. 또한, 트리플 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 제1 단결정 실리콘막에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업(pull-up) 소자인 PMOS 트랜지스터가 구현되고, 상기 제1 단결정 실리콘막 상에 위치하는 제2 단결정 실리콘막 상에 2개의 억세스(access) 소자인 NMOS 트랜지스터가 구현된다.
한편, 상기 스택형 SRAM장치를 구현하기 위해서는 상기 기판 또는 단결정 실리콘 상에 적층되어 있는 각 트랜지스터의 게이트 또는 소오스/드레인들이 서로 전기적으로 접속되어야 한다. 이를 위하여, 상기 기판 및 단결정 실리콘막 사이에는 상기 단결정 실리콘막 및 트랜지스터의 게이트 전극이 직접적으로 접촉하는 구조의 콘택 플러그가 구비되어야 한다. 또한, 상기 콘택 플러그의 접촉 저항이 매우 작아야 하므로, 통상적으로 상기 콘택 플러그는 금속 물질로 이루어지고 있다.
상기 스택형 SRAM장치를 불량없이 구현하기 위해서는 상기 SRAM장치의 단위 셀의 복잡한 연결 구조를 만족시킬 수 있도록 정확한 위치에 상기 콘택 플러그를 형성하는 것이 매우 중요하다. 그러나, 상기 콘택 플러그를 형성하기 위해 수반되는 식각 공정에서 식각하여야 할 막의 종류가 다양하여 정확한 위치에 콘택홀을 형성하기가 어렵다. 또한, 상기 콘택홀 내에 상기 금속막을 형성할 시에 상기 금속막은 상기 금속막과 접하는 막들과 예기치 않은 반응이 일어날 수 있다. 때문에, 상기 콘택 플러그를 형성할 시에 공정 불량이 빈번하게 발생되고 있다.
도 1은 종래의 스택형 반도체 장치에서 콘택 플러그 형성시에 발생하는 불량을 나타내는 단면도이다.
상기 콘택 플러그(30)는 콘택홀 형성, 베리어 금속막(18) 형성 및 금속막 (22) 형성 공정을 수행함으로서 형성될 수 있다. 상기 콘택홀의 형성 시에 상기 콘택홀의 측벽에 상기 단결정 실리콘막(14)을 일부 노출시킴으로서, 상기 콘택 플러그(30)가 단결정 실리콘막(14)으로 제공되는 상부 액티브 영역과 접속되도록 한다.
상기 콘택홀의 측벽 및 저면에 상기 베리어 금속막(18)을 형성할 시에, 상기 노출된 단결정 실리콘막(14)에는 상기 베리어 금속막(18)과 실리콘이 반응하게 되어 금속 실리사이드막(20)이 불가피하게 형성된다. 이 때, 상기 금속 실리사이드막(20)은 상기 단결정 실리콘막(14)을 일부 침식(encrochment)하면서 형성된다. 또한, 상기 단결정 실리콘막(14) 내의 실리콘 원자들이 실리사이드 반응에 참여하기 위해 상기 금속 실리사이드막(20)쪽으로 일부 이동함으로서 상기 단결정 실리콘막(14)에는 보이드(24)가 생성된다. 이 후, 상기 금속막(22)을 형성할 시에 상기 보이드(24) 내부에도 금속 물질이 채워지게 된다. 여기서 미 설명 도면 부호12는 제1 층간 절연막이고, 도면 부호 16은 제2 층간 절연막이다.
상기와 같은 이유로, 상기 콘택 플러그를 형성할 시에 상기 단결정 실리콘막이 형성되어야 할 부위에까지 상기 금속 실리사이드 및 금속 물질이 형성되는 등의 공정 불량이 빈번하게 발생하게 된다. 특히, 상기 콘택 플러그와 접속하는 부위의 단결정 실리콘막에는 트랜지스터의 소오스/드레인 영역(도시안됨)이 주로 형성되며, 상기와 같은 공정 불량이 발생하는 경우에는 상기 소오스/드레인 영역을 이루는 불순물 이온들이 대부분 침식됨으로서 상기 소오스/드레인 영역이 정상적으로 형성되지 못하게 된다. 이로 인해, 반도체 장치의 동작 불량이 발생하게 되고 신뢰성이 저하된다.
따라서, 본 발명의 제1 목적은 단결정 실리콘막 패턴으로의 침식이 억제되는 콘택 플러그를 갖는 스택형 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 스택형 반도체 장치를 제조하는 데 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 스택형 반도체 장치는, 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴과, 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴 및 상기 콘택홀 내부를 채우는 금속막 패턴을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 스택형 반도체 장치의 제조 방법으로, 우선 단결정 실리콘 기판 상에, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물을 형성한다. 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴을 형성한다. 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에서 실리콘과 베리어 금속을 반응시켜 상기 콘택홀의 측벽, 저면 및 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 금속 실리사이드막 패턴을 형성한다. 다음에, 상기 콘택홀 내부를 채우는 금속막 패턴을 형성한다.
상기 설명한 바와 같이, 상기 콘택홀의 측벽, 저면 및 단결정 실리콘막 패턴의 노출된 일부분 상에는 실리콘과 베리어 금속의 실리사이드 반응을 통해 획득한 금속 실리사이드막 패턴이 형성된다. 즉, 상기 베리어 금속막이 실리시데이션 되더라도 상기 콘택홀의 측벽, 저면 및 단결정 실리콘막 패턴상에 형성되어 있는 버퍼 실리콘막에서 실리콘 소오스가 충분하게 제공되기 때문에 상기 콘택 플러그의 측벽과 접하고 있는 단결정 실리콘막 패턴이 거의 침식되지 않는다. 그러므로, 상기 단결정 실리콘막 패턴의 침식으로 인해 발생되는 스택형 반도체 장치의 동작 불량을 감소시킬 수 있으며 궁극적으로는 스택형 반도체 장치의 수율 및 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2는 본 발명의 실시예1에 따른 단결정 실리콘막 패턴의 측벽과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 나타내는 단면도이다.
단결정 실리콘 기판(100) 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통하는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물이 구비된다. 본 실시예에서는, 제1 및 제2 층간 절연막 패턴이 구비된다. 또한, 상기 제1 층간 절연막 패턴에 구비되는 콘택홀을 제1 콘택홀이라 하고, 상기 제2 층간 절연막 패턴에 구비되는 콘택홀을 제2 콘택홀이라 한다.
구체적으로, 상기 단결정 기판(100) 표면을 일부 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴(102a)이 구비된다. 상기 기판(100)은 실리콘 기판 또는 실리콘-온-인슐레이터 기판을 포함한다. 상기 제1 층간 절연막 패턴(102a)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 상기 제1 층간 절연막 패턴(102a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다. 그리고, 상기 제1 층간 절연막 패턴(102a) 상에는 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(110a)이 구비된다. 상기 제2 층간 절연막 패턴(110a)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 층간 절연막 패턴(102a) 및 상기 제2 층간 절연막 패턴(110a)의 사이에는 상기 콘택홀에 의해 일부분이 노출되고 상부 액티브 영역으로 제공되기 위한 단결정 실리콘막 패턴(108a)이 개재된다.
상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 금속 실리사이드막 패턴(120)이 구비된다. 상기 금속 실리사이드막 패턴(120)은 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되는 버퍼 실리콘막과 베리어 금속막이 서로 실리사이드 반응하여 획득된 것이다. 상기 금속 실리사이드막 패턴(120)의 예로서는 티타늄 실리사이드막, 탄탈륨 실리사이드막, 코발트 실리사이드막 등을 들 수 있다.
상기 금속 실리사이드막 패턴(120)상에는 실리사이드 반응이 일어나지 않는 추가 베리어 금속막 패턴(141a)이 형성되어 있다. 상기 추가 베리어 금속막 패턴(141a)의 예로서는 티타늄 질화막, 탄탈륨 질화막 등을 들 수 있다.
상기 추가 베리어 금속막(141a) 상에는 상기 콘택홀 내부를 채우는 금속막 패턴(122)이 구비된다. 사용할 수 있는 상기 금속막 패턴(122)의 예로서는 텅스텐막, 알루미늄막, 구리막 등을 들 수 있다.
도 3 내지 도 10은 도 2에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 단결정 실리콘 기판(100) 상에 제1 층간 절연막(102)을 형성한다. 상기 제1 층간 절연막(102)은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 제1 층간 절연막(102)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)을 증착시켜 형성할 수 있다. 여기서, 상기 기판(100) 상에는 트랜지스터와 같은 반도체 단위 소자가 형성되어 있는 것이 바람직하다.
상기 제1 층간 절연막(102)을 부분적으로 식각함으로서 상기 기판(100) 표면을 선택적으로 노출시키는 개구부(104)를 형성한다. 상기 개구부(104)를 형성한 이 후에, HF 용액 등을 사용하여 상기 기판(100) 표면 상에 형성되는 자연 산화막을 제거하는 습식 표면 처리 공정을 더 수행할 수 있다.
상기 개구부(104) 저면에 노출되는 기판으로부터 상기 개구부(104) 내부를 완전히 채우도록 예비 에피택시얼막(도시안됨)을 성장시킨다. 구체적으로, 상기 예비 에피택시얼막을 성장시킬 때 공정 온도가 약 750℃ 미만이면 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 공정 온도가 약 1,250℃를 초과하면 에피택시얼막의 성장에 따른 공정 제어가 용이하지 않으므로 바람직하지 않다.
따라서, 상기 예비 에피택시얼막의 성장은 약 750 내지 1,250℃의 온도에서 수행하는 것이 바람직하고, 약 800 내지 900℃의 온도에서 수행하는 것이 보다 바람직하다.
상기 예비 에피택시얼막을 형성하기 위한 상기 반응 가스는 실리콘 소스 가스를 포함하는 것이 바람직하다. 상기 실리콘 소스 가스의 예로서는 실리콘테트라클로라이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 반응 가스로서 주로 실리콘테트라클로라이드를 사용한다.
상기 예비 에피택시얼막을 연마하여 상기 제1 층간 절연막(102) 상부면과 동일 평면 상에 위치한 상부면을 갖는 에피택시얼막(106)을 형성한다.
도 4를 참조하면, 상기 제1 층간 절연막(102) 및 에피택시얼막(106) 상에 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학기상증착 공정에 의해 형성할 수 있다.
상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막을 상변화시킴으로 서 단결정 실리콘막(108)으로 전환한다.
구체적으로, 상기 열처리 공정에 의해 상기 비정질 실리콘막이 상변화되고, 이 때 상기 에피택시얼막(106)의 실리콘 물질이 시드로 작용함으로서 상기 비정질 실리콘막의 결정 구조가 단결정으로 변화된다.
도 5를 참조하면, 상기 단결정 실리콘막(108)을 선택적으로 식각함으로서 상부 액티브 영역으로 제공되기 위한 단결정 실리콘막 패턴(108a)을 형성한다. 상기 단결정 실리콘막 패턴(108a)상에도 트랜지스터를 포함하는 단위 소자들을 다양하게 형성할 수 있다.
다음에, 상기 단결정 실리콘막 패턴(108a) 및 제1 층간 절연막(102) 상에 제2 층간 절연막(110)을 형성한다. 상기 제2 층간 절연막(110)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 6을 참조하면, 상기 제2 층간 절연막(110)을 부분적으로 식각함으로서 제2 콘택홀(112)을 형성한다. 계속하여, 상기 제1 층간 절연막(102)을 부분적으로 식각함으로서 상기 제2 콘택홀(112)과 연통하는 제1 콘택홀(114)을 형성한다. 이하에서는, 상기 제2 콘택홀(112) 및 제1 콘택홀(114)을 통칭하여 콘택홀(116)이라고 설명한다. 상기 콘택홀(116)을 형성함으로서, 상기 제2 층간 절연막(110) 및 제1 층간 절연막(102)은 제2 층간 절연막 패턴(110a) 및 제1 층간 절연막 패턴(102a)으로 전환된다. 이 때, 상기 콘택홀(116)은 그 내부면에 상기 단결정 실리콘막 패턴(108a)의 일부분이 노출되도록 형성된다.
도시된 것과 같이, 상기 콘택홀(116)이 상기 에피택시얼막(도 5, 106) 부위 에 형성되는 경우에는 상기 제1 층간 절연막(102)뿐 아니라 상기 에피택시얼막(106)을 식각하는 공정도 함께 수행하여야 한다.
도 7을 참조하면, 상기 콘택홀(116)의 측벽, 저면, 상기 단결정 실리콘막 패턴의 노출된 부분 및 상기 제2 층간 절연막 패턴(110a)상에 상기 단결정 실리콘막 패턴(108a)의 침식을 방지하기 위한 버퍼 실리콘막(118)을 형성한다. 상기 버퍼 실리콘막(118)은 다결정 실리콘 또는 비정질 실리콘으로 형성할 수 있다. 상기 다결정 실리콘 또는 비정질 실리콘은 화학 기상 증착 공정에 의해 형성할 수 있다.
상기 버퍼 실리콘막(118)은 후속 공정에서 베리어 금속막의 실리사이드 반응에 의해 생성되는 실리사이드막이 상기 단결정 실리콘막 패턴(108a)으로 침식하지 않을 정도로 충분한 두께를 갖는 것이 바람직하다. 상기 버퍼 실리콘막(118)이 지나치게 두꺼울 경우 상대적으로 금속이 채워질 수 있는 콘택홀(116)의 내부 폭이 감소되어 저항이 더욱 증가될 수 있다. 상기 단결정 실리콘막 패턴(108a)으로 침식하지 않으면서 콘택 플러그의 저항이 증가되지 않도록 하기 위해, 상기 버퍼 실리콘막(118)은 5 내지 300Å의 두께의 범위 내에서 증착하는 것이 바람직하다.
상기 버퍼 실리콘막(118)을 화학 기상 증착 공정에 의해 형성하는 경우, 상기 버퍼 실리콘막(118)은 상기 콘택홀 측벽 및 저면에 상기 목표한 정도의 얇은 두께를 갖도록 형성하는 것이 용이하지 않다. 그러므로, 우선 화학 기상 증착 공정으로 목표한 두께보다 두꺼운 제1 두께를 갖는 예비 버퍼 실리콘막(도시안됨)을 먼저 형성한 이 후에, 상기 예비 버퍼 실리콘막이 상기 제1 두께보다 얇아지도록 상기 예비 버퍼 실리콘막을 부분적으로 습식 식각함으로서 상기 목표한 두께의 버퍼 실 리콘막(118)을 형성할 수 있다.
도 8을 참조하면, 상기 버퍼 실리콘막(118)을 형성한 이 후에, 상기 콘택홀 저면이 노출되도록 상기 버퍼 실리콘막(118)을 이방성으로 식각함으로서 버퍼 실리콘막 패턴(118a)을 형성한다. 상기와 같이 콘택홀(116) 저면의 기판 부위를 노출시킴으로서 이 후 공정에서 콘택 저항이 더욱 감소된 콘택 플러그의 형성이 가능하다. 그러나, 상기 이방성 식각 공정은 공정을 단순화시키기 위하여 생략할 수도 있다.
도 9를 참조하면, 상기 버퍼 실리콘막 패턴(118a), 상기 콘택홀 저면의 기판 및 상기 제2 층간 절연막 패턴 상부면에 베리어 금속막(140)을 형성한다. 상기 제1 베리어 금속막은 티타늄, 탄탈륨 또는 코발트를 증착시켜 형성할 수 있다.
예를 들어, 상기 베리어 금속막(140)은 TiCl4와 NH3를 반응 가스로 사용한 화학 증착 방법에 의해 티타늄을 증착함으로서 형성할 수 있다. 상기 티타늄을 증착하는 공정은 600℃이상의 고온에서 진행된다.
도 10을 참조하면, 증착된 상기 베리어 금속막(140)은 상기 베리어 금속막(140)과 접해있는 실리콘 소오스와 빠르게 반응하게 된다. 상기와 같은 실리사이드 반응은 상기 베리어 금속막을 증착시키는 공정이 고온에서 진행되므로 불가피하게 진행된다.
때문에, 상기 콘택홀(116)의 측면 및 상기 단결정 실리콘막 패턴(108a)의 일부분에는 상기 버퍼 실리콘막 패턴(118a)과의 반응에 의해 금속 실리사이드막 패턴(120)이 형성된다. 이 때, 상기 버퍼 실리콘막 패턴(118a)이 모두 실리시데이션되 는 것이 저항의 감소 측면에서 바람직하다.
그리고, 상기 콘택홀(116) 저면에는 기판(100)이 노출되어 있어, 상기 기판(100)의 실리콘과 상기 베리어 금속막이 빠르게 반응하여 금속 실리사이드막 패턴(120)이 형성된다. 상기 콘택홀(116) 저면에 금속 실리사이드막 패턴(120)이 형성됨에 따라 콘택 저항이 감소된다.
이 때, 상기 제2 층간 절연막 패턴(110a) 상에 위치하는 베리어 금속막(140)은 실리콘 소오스와 접하지 않으므로 잔류하게 되어 베리어 금속막 패턴(140a)으로 전환된다.
설명한 바와 같이, 상기 금속 실리사이드막 패턴(120)은 베리어 금속막(140)과 상기 베리어 금속막(140)과 접해있는 실리콘 소오스와의 반응에 의해 형성되며, 상기 반응에 요구되는 실리콘 소오스는 상기 버퍼 실리콘막 패턴(118a)에서 충분히 제공하고 있다. 때문에, 상기 금속 실리사이드막 패턴(120)의 실리콘 소오스로 상기 단결정 실리콘막 패턴(108a)은 전혀 사용되지 않게 된다. 그러므로, 종래와 같이 상기 금속 실리사이드막 패턴(120)이 상기 단결정 실리콘막 패턴(108a)까지 침투함에 따라 발생하는 불량을 감소시킬 수 있다.
상기 금속 실리사이드막 패턴(120) 및 잔류하는 베리어 금속막 패턴(140a) 상에 실리사이드 반응이 거의 일어나지 않는 추가 베리어 금속막(141)을 더 형성한다. 상기 추가 베리어 금속막(141)은 티타늄 질화막 또는 탄탈륨 질화막을 증착시켜 형성할 수 있다.
상기 베리어 금속막 형성 공정 및 추가 베리어 금속막의 형성 공정은 인시튜 로 수행될 수 있다. 그리고, 상기 추가 베리어 금속막(141)의 형성 중에도 상기 베리어 금속막(140)의 상기 실리사이드 반응이 계속 진행될 수 있다.
다시 도 2를 참조하면, 상기 금속 실리사이드막 패턴(120) 상에 상기 콘택홀 내부를 채우도록 금속막(도시안됨)을 증착하고, 상기 제2 층간 절연막 패턴(110a)이 노출되도록 평탄화함으로서 상기 콘택홀(116) 내부를 채우는 금속막 패턴(122)을 형성한다. 상기 금속막 패턴(122)은 텅스텐, 알루미늄 또는 구리를 사용하여 형성할 수 있다.
상기 공정에 의해, 상기 추가 베리어 금속막(141)은 상기 금속 실리사이드 패턴 상에만 남게되어 추가 베리어 금속막 패턴(141a)으로 전환된다.
도 11 내지 도 13은 단결정 실리콘막 패턴의 측벽과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 제조하기에 적합한 또다른 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 방법은 상기 단결정 실리콘막 패턴을 형성하는 방법을 제외하고는 상기 도 3 내지 10을 참조로 설명한 반도체 장치 제조 방법과 동일하다. 그러므로, 동일한 부재에 대해서는 동일한 참조 부호를 사용하고 중복되는 설명은 생략한다.
도 11을 참조하면, 기판(100) 상에 제1 층간 절연막(130)을 형성한다. 상기 기판(100) 상에는 트랜지스터와 같은 반도체 단위 소자가 형성되어 있는 것이 바람직하다. 상기 제1 층간 절연막(130)은 상기 기판 상에 형성되어 있는 반도체 단위 소자들을 서로 절연시킬 수 있으면서 이 후에 형성되는 단결정 실리콘막 패턴을 형성하기 위한 두께를 확보할 수 있도록 형성한다.
상기 제1 층간 절연막(130)을 부분적으로 식각함으로서 상기 단결정 실리콘막 패턴이 형성될 부위를 정의하는 트렌치(132)를 형성한다. 상기 트렌치(132) 내에 상기 기판(100) 표면을 부분적으로 노출시키는 개구부(134)를 형성한다. 상기 트렌치(132) 내에는 1개 이상의 개구부(134)가 형성될 수 있다.
도 12를 참조하면, 상기 개구부(134) 저면에 노출된 기판(100)을 시드로 선택적 에피택시얼 성장을 수행하여 상기 개구부(134) 및 트렌치(132)를 채우는 단결정 실리콘막(도시안됨)을 형성한다. 다음에, 상기 개구부(134) 및 트렌치(132) 내부에만 상기 단결정 실리콘이 남도록 상기 단결정 실리콘막을 평탄화시킴으로서 상기 개구부(134) 내부에는 에피택시얼막(136)을 형성하고, 상기 트렌치(132) 내부에는 단결정 실리콘막 패턴(138)을 형성한다.
다음에, 상기 제1 방법의 도 6 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행하여 제2 층간 절연막(142), 콘택홀, 금속 실리사이드막 패턴(120), 추가 베리어 금속막 패턴(141a) 및 금속막 패턴(122)을 형성함으로서 도 13에 도시된 것과 같은 콘택 플러그를 형성한다.
본 실시예에 의하면, 단결정 실리콘막의 일단부와 접속하는 콘택 플러그를 형성할 시에 상기 금속 실리사이드막 패턴 또는 금속막이 단결정 실리콘막 패턴으로 침식하는 것을 최소화시킬 수 있다. 이로 인해, 상기 단결정 실리콘막 패턴으로 금속 실리사이드막 패턴 또는 금속막 패턴이 침식함으로서 발생할 수 있는 불량을 감소시킬 수 있다.
실시예 2
도 14는 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치를 나타내는 단면도이다.
도 14를 참조하면, 표면이 단결정 실리콘으로 이루어지는 기판(200)에 소자 분리막(도시안됨)이 구비된다. 상기 소자 분리막이 형성되어 있지 않은 기판의 액티브 영역에는 풀다운(pull-down)소자인 하부 NMOS 트랜지스터들을 형성한다.
상기 하부 NMOS 트랜지스터는 제1 게이트 절연막 패턴(202), 제1 도전막 패턴(204) 및 제1 소오스/드레인 영역(210)으로 이루어진다. 상기 제1 소오스/드레인 영역(210)은 N형 불순물로 도핑되어 있다. 상기 제1 도전막 패턴(204)은 폴리실리콘을 포함한다.
상기 제1 도전막 패턴(204)의 측벽에는 게이트 스페이서(206)가 구비된다. 그리고, 상기 게이트 스페이서(206), 제1 도전막 패턴(204) 상부면 및 기판(200) 상에는 질화막 라이너(208)가 구비된다.
상기 기판(200) 표면을 일부 노출하는 제1 콘택홀을 갖고, 상기 하부 NMOS 트랜지스터를 완전히 매립하는 제1 층간 절연막 패턴(212a)이 구비된다. 상기 제1 콘택홀은 상기 하부 NMOS 트랜지스터의 제1 도전막 패턴(204)의 상부 및 측면부도 일부 노출된다.
상기 제1 층간 절연막 패턴(212a)은 평탄한 상부면을 갖는다. 상기 제1 층간 절연막 패턴(212a)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 상기 제1 층간 절연막 패턴(212a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다.
상기 제1 층간 절연막 패턴(212a) 상에는 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(226a)이 구비된다. 상기 제2 층간 절연막 패턴(226a)은 실리콘 산화물로 이루어질 수 있다.
또한, 상기 제2 층간 절연막 패턴(226a) 상에는 상기 제2 콘택홀과 연통하는 제3 콘택홀을 갖는 제3 층간 절연막 패턴(240a)이 구비된다. 상기 제3 층간 절연막 패턴(240a)은 실리콘 산화물로 이루어질 수 있다. 본 실시예에서는 상기 제1 내지 제3 콘택홀을 통칭하여 콘택홀이라 하면서 설명한다.
상기 제1 층간 절연막 패턴(212a) 및 상기 제2 층간 절연막 패턴(226a) 사이에는 상기 콘택홀에 의해 적어도 일부분이 노출되는 제1 단결정 실리콘막 패턴(218)이 개재된다. 상기 제1 단결정 실리콘막 패턴(218)은 제1 상부 액티브 영역으로 제공된다.
상기 제1 단결정 실리콘막 패턴(218)에는 풀업(pull-up)소자인 P형 트랜지스터들이 형성된다. 상기 P형 트랜지스터는 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222) 및 제2 소오스/드레인 영역(224)으로 이루어진다. 상기 제2 소오스/드레인 영역(210)은 P형 불순물로 도핑되어 있다. 또한, 상기 제1 단결정 실리콘막 패턴에서 상기 P형 트랜지스터의 채널 영역은 N형 불순물로 도핑되어 있다.
고립된 하나의 제1 단결정 실리콘막 패턴(218)에는 적어도 1개의 P형 트랜지 스터가 형성되기 때문에, 상기 제1 단결정 실리콘막 패턴(218)의 가장자리 부위에는 상기 제2 소오스/드레인 영역(224)이 형성된다.
상기 제2 층간 절연막 패턴(226a) 및 상기 제3 층간 절연막 패턴(240a) 사이에는 상기 콘택홀에 의해 적어도 일부분이 노출되는 제2 단결정 실리콘막 패턴(232)이 개재된다.
상기 제2 단결정 실리콘막 패턴(232)에는 2개의 억세스(access) 소자인 상부 NMOS 트랜지스터들이 구비된다. 상기 제2 단결정 실리콘막 패턴(232)은 제2 상부 액티브 영역으로 제공된다.
상기 N형 트랜지스터는 제3 게이트 절연막 패턴(234), 제3 도전막 패턴(236) 및 제3 소오스/드레인 영역(238)으로 이루어진다. 상기 제3 소오스/드레인 영역(210)은 N형 불순물로 도핑되어 있다. 또한, 상기 제2 단결정 실리콘막 패턴(232)에서 상기 N형 트랜지스터의 채널 영역은 P형 불순물로 도핑되어 있다.
고립된 하나의 제2 단결정 실리콘막 패턴(232)에는 적어도 1개의 N형 트랜지스터가 형성되기 때문에, 상기 제2 단결정 실리콘막 패턴(232)의 가장자리 부위에는 상기 제3 소오스/ 드레인 영역(238)이 형성된다.
상기 콘택홀의 측벽, 저면, 상기 제1 및 제2 단결정 실리콘막 패턴의 노출된 일부분 상에는 연속적으로 금속 실리사이드막 패턴(256)이 구비된다. 상기 금속 실리사이드막 패턴(256)은 상기 콘택홀의 측벽, 저면, 상기 제1 및 제2 단결정 실리콘막 패턴의 노출된 일부분 상에 형성된 버퍼 실리콘막과 베리어 금속막이 실리사이드 반응함으로서 형성된 것이다. 상기 금속 실리사이드막 패턴(256)의 예로서는 티타늄 실리사이드막 패턴, 탄탈륨 실리사이드막 패턴, 코발트 실리사이드막 패턴 등을 들 수 있다.
상기 금속 실리사이드막 패턴(256) 상에는 추가 베리어 금속막 패턴(260a)이 더 구비된다. 사용할 수 있는 상기 추가 베리어 금속막 패턴(260a)의 예로서는 티타늄 질화막 패턴, 탄탈륨 질화막 패턴 등을 들 수 있다.
상기 추가 베리어 금속막 패턴(260a)상에는 상기 콘택홀 내부를 채우는 금속막 패턴(254)이 구비된다. 사용할 수 있는 상기 금속막 패턴(254)의 예로서는 텅스텐막, 알루미늄막, 구리막 등을 들 수 있다.
도 15 내지 도 23는 도 14에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 표면이 단결정 실리콘으로 이루어지는 반도체 기판(200)상에 트렌치 소자 분리 공정을 수행하여 소자 분리막(도시안됨)을 형성한다. 상기 공정에 의해 하부 액티브 영역을 정의한다.
상기 하부 액티브 영역에 해당하는 반도체 기판(200)상에 제1 게이트 절연막(도시안됨)을 형성한다. 상기 제1 게이트 절연막 상에 제1 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제1 게이트 절연막 패턴(202) 및 제1 도전막 패턴(204)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 도전막 패턴은 폴리실리콘 물질로 이루어질 수 있다. 상기 제1 게이트 구조물의 양측에 게이트 스페이서(206)를 형성한다. 상기 게이트 스페이서(206), 제1 도전막 패턴(204) 상부면 및 상기 기판(100) 상에는 후속 공정에서 식각 저지막으로 사용하기 위한 질화막 라이너(208)를 형성한다.
상기 제1 게이트 구조물 양측에 노출된 기판 아래로 N형 불순물을 주입함으로서 제1 소오스/드레인 영역(210)을 형성한다. 상기 공정을 수행함으로서, 상기 기판(200) 상에 풀-다운 소자를 이루는 하부 NMOS트랜지스터를 완성한다.
상기 기판(200) 상에 상기 하부 NMOS 트랜지스터를 매몰하는 제1 층간 절연막(212)을 형성한다. 구체적으로, 상기 제1 층간 절연막(212)은 상기 하부 NMOS 트랜지스터를 매립하도록 실리콘 산화물과 같은 절연 물질을 형성한 이 후에 그 상부면이 평탄하게 되도록 상기 절연 물질의 표면을 연마함으로서 형성될 수 있다.
도 16을 참조하면, 상기 제1 층간 절연막(212)을 부분적으로 식각하여 상기 기판 표면을 노출시키는 제1 개구부(214)를 형성한다.
다음에, 상기 실시예 1의 도 4 및 도 5를 참조로 설명한 공정들을 동일하게 수행함으로서, 상기 제1 개구부(214) 내부를 채우는 제1 에피택시얼막(216)을 형성하고, 상기 제1 에피택시얼막(216) 및 제1 층간 절연막(212) 상에는 제1 단결정 실리콘막 패턴(218)을 형성한다.
도 17을 참조하면, 상기 제1 단결정 실리콘막 패턴(218) 상에 제2 게이트 절연막(도시안됨)을 형성한다. 상기 제2 게이트 절연막 상에 제2 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222)이 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측에 노출된 제1 단결정 실리콘막 패턴(218)으로 P형 불순물을 주입함으로서 제2 소오스/ 드레인 영역(224)을 형성한다. 상기 공정을 수행함으로서, 상기 제1 단결정 실리콘막 패턴(218)에 풀 업 소자를 이루는 PMOS트랜지스터를 완성한다.
도 18을 참조하면, 상기 제1 단결정 실리콘막 패턴(218) 및 제1 층간 절연막 (212)상에 상기 제2 층간 절연막(226)을 형성한다. 상기 제2 층간 절연막(226)에 상기 제1 단결정 실리콘막 패턴(218)을 노출시키는 제2 개구부(228)를 형성한다.
다음에, 상기 실시예 1의 도 4 및 도 5를 참조로 설명한 공정들을 동일하게 수행함으로서, 상기 제2 개구부(228) 내부를 채우는 제2 에피택시얼막(230)을 형성하고, 상기 제2 에피택시얼막(230) 및 제2 층간 절연막(226) 상에는 제2 단결정 실리콘막 패턴(232)을 형성한다.
상기 제2 단결정 실리콘막 패턴(232) 상에 제3 게이트 절연막(도시안됨)을 형성한다. 상기 제3 게이트 절연막 상에 제3 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제3 게이트 절연막 패턴(234), 제3 도전막 패턴(236)이 적층된 제3 게이트 구조물을 형성한다. 상기 제3 게이트 구조물 양측에 노출된 제2 단결정 실리콘막 패턴(232)으로 N형 불순물을 주입함으로서 제3 소오스/드레인 영역(238)을 형성한다. 상기 공정을 수행함으로서, 상기 제2 단결정 실리콘막 패턴(232)에 억세스 소자를 이루는 상부 NMOS트랜지스터를 완성한다.
상기 제2 단결정 실리콘막 패턴(232) 및 제2 층간 절연막(226) 상에 상기 상부 NMOS트랜지스터를 매립하는 상기 제3 층간 절연막(240)을 형성한다.
도 19를 참조하면, 상기 제3 층간 절연막(240) 상에 하드 마스크막(도시안됨) 및 반사 방지막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 또한, 상기 반사 방지막은 실리콘 산질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 하드 마스크막 및 반사 방지막을 사진 및 식각 공정에 의해 패터닝함으로서, 콘택홀 형성을 위한 식각 마스크로 제공되는 하드 마스크 패턴(242) 및 반사 방지막 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴(242)에 의해 선택적으로 노출되는 부위는 상기 제1 및 제2 에피택시얼막(216, 230)이 형성된 부위의 윗부분과 적어도 일부분이 겹쳐진다.
상기 하드 마스크 패턴(242)을 식각 마스크로 하여 제3 층간 절연막(240)을 식각함으로서, 그 측벽에 상기 제2 단결정 실리콘막 패턴(232)의 일부분이 노출되는 제3 콘택홀을 형성한다. 이 때, 상기 제3 콘택홀(244)은 그 측벽에 상기 제3 게이트 구조물이 전혀 노출되지 않도록 형성되는 것이 바람직하다. 상기 공정을 수행함으로서, 상기 제3 층간 절연막(240)은 제3 콘택홀(244)을 갖는 제3 층간 절연막 패턴(240a)으로 전환된다.
상기 제3 콘택홀(244)의 저면에 노출되는 제2 에피택시얼막(230) 및 제2 층간 절연막을 식각함으로서 제2 콘택홀(246)을 형성한다. 상기 제2 콘택홀(246)은 그 측벽에 상기 제1 단결정 실리콘막 패턴(218)의 일 단부가 노출되도록 형성된다. 또한, 상기 제2 콘택홀(246)은 그 측벽에 상기 제2 게이트 구조물이 노출되지 않도록 형성된다. 상기 공정을 수행함으로서, 제2 층간 절연막(226)은 제2 콘택홀(246)을 갖는 제2 층간 절연막 패턴(226a)으로 전환된다.
상기 제2 콘택홀(246)에 의해 노출되는 제1 에피택시얼막(216) 및 제1 층간 절연막(212)을 식각함으로서 상기 제1 도전막 패턴의 일부분 및 기판 표면을 노출시키는 제1 콘택홀(248)을 형성한다. 상기 공정을 수행함으로서, 제1 층간 절연막(212)은 제1 콘택홀(248)을 갖는 제1 층간 절연막 패턴(212a)으로 전환된다.
상기 제1 콘택홀 내지 제3 콘택홀을 형성하기 위한 식각 공정에서, 상기 반사 방지막 패턴 및 하드 마스크 패턴(242)도 대부분 제거된다.
상기 제1 콘택홀(248) 내지 제3 콘택홀(244)은 서로 연통되어 있다. 이하에서는, 상기 제1 콘택홀(248) 내지 제3 콘택홀(244)을 통칭하여 콘택홀(250)이라 하면서 설명한다.
도 20을 참조하면, 상기 콘택홀(250)의 측벽과 저면, 상기 제1 및 제2 및 하드 마스크 패턴 (242) 상에 상기 제1 및 제2 단결정 실리콘막 패턴(218, 232)의 침식을 방지하기 위한 버퍼 실리콘막(251)을 형성한다. 상기 버퍼 실리콘막(251)은 다결정 실리콘 또는 비정질 실리콘으로 형성할 수 있다. 상기 다결정 실리콘 또는 비정질 실리콘은 화학 기상 증착 공정에 의해 증착시킬 수 있다.
상기 버퍼 실리콘막(251)은 후속 공정에서 베리어 금속막의 실리사이드 반응에 의해 생성된 금속 실리사이드막 패턴이 상기 제1 및 제2 단결정 실리콘막 패턴(218, 232)으로 침식하지 않도록 충분한 두께를 갖는 것이 바람직하다. 그러나, 상기 버퍼 실리콘막(151)이 지나치게 두꺼울 경우 상대적으로 금속이 채워질 수 있는 콘택홀(250)의 내부 폭이 감소되어 저항이 증가될 수 있다. 때문에, 상기 제1 및 제2 단결정 실리콘막 패턴(218, 232)으로 침식하지 않으면서 콘택 플러그의 저항이 증가되지 않도록 하기 위해, 상기 버퍼 실리콘막(251)은 5 내지 300Å의 두께의 범 위 내에서 증착하는 것이 바람직하다.
화학 기상 증착 공정에 의해 상기 버퍼 실리콘막(251)을 형성하는 경우, 상기 콘택홀 측벽 및 저면에 상기 두께 범위 내의 얇은 두께를 갖도록 형성하는 것이 용이하지 않다. 그러므로, 우선 목표한 두께보다 두꺼운 제1 두께를 갖는 예비 버퍼 실리콘막을 먼저 형성한 이 후에, 상기 제1 두께보다 얇아지도록 상기 예비 버퍼 실리콘막을 부분적으로 습식 식각함으로서 상기 두께 범위 내의 버퍼 실리콘막(251)을 형성하는 것이 바람직하다.
도 21을 참조하면, 상기 콘택홀(250) 저면에 기판(200)이 노출되도록 상기 버퍼 실리콘막(251)을 이방성으로 식각함으로서 버퍼 실리콘막 패턴(252)을 형성한다. 상기와 같이 콘택홀 저면의 기판 부위를 노출시킴으로서 이 후 공정에서 콘택 저항이 더욱 감소된 콘택 플러그의 형성이 가능하다. 상기 이방성 식각 공정을 수행하면, 상기 하드 마스크 패턴(242) 상에 형성되어 있는 버퍼 실리콘막(251)도 제거된다. 또한, 상기 콘택홀에 의해 노출된 제1 도전막 패턴(204)의 상부면에 형성되어 있는 버퍼 실리콘막(251)도 제거된다.
도 22를 참조하면, 상기 하드 마스크 패턴(242), 버퍼 실리콘막 패턴(252), 콘택홀(250) 저면에 노출된 기판 상에 베리어 금속막(253)을 형성한다. 상기 베리어 금속막은 티타늄, 탄탈륨 또는 코발트를 증착시켜 형성할 수 있다.
도 23을 참조하면, 증착된 상기 베리어 금속막(253)은 상기 베리어 금속막(253)과 접해있는 상기 버퍼 실리콘막 패턴(252) 내의 실리콘과 빠르게 반응하게 된다. 때문에, 상기 콘택홀(250)의 측면에는 상기 실리사이드 반응에 따른 금속 실 리사이드막 패턴(256)이 형성된다. 상기 콘택홀(250) 저면에는 기판(200)이 노출되어 있어, 상기 기판(200)의 실리콘과 상기 베리어 금속막이 반응함으로서 금속 실리사이드막 패턴(256)이 형성된다. 또한, 상기 제1 도전막 패턴이 폴리실리콘으로 이루어진 경우, 상기 노출된 제1 도전막 패턴 상에도 금속 실리사이드막 패턴(256)이 형성된다.
상기 콘택홀(250) 저면에 상기 기판(200)과의 반응에 의한 금속 실리사이드막 패턴(256)이 형성됨에 따라 콘택 플러그의 접촉 저항이 감소된다. 그러나, 상기 하드 마스크 패턴(242)상에는 버퍼 실리콘막 패턴(252)이 형성되어 있지 않았으므로 상기 베리어 금속막(253)이 잔류함으로서 베리어 금속막 패턴(253a)이 형성된다.
설명한 바와 같이, 상기 금속 실리사이드막 패턴(256)은 베리어 금속막(253)과 상기 베리어 금속막(253)과 접해있는 실리콘 소오스와의 반응에 의해 형성되며, 상기 반응에 요구되는 실리콘 소오스는 상기 버퍼 실리콘막 패턴(252)에서 충분히 제공하고 있으므로 종래와 같이 상기 금속 실리사이드막 패턴(256)이 상기 제1 및 제2 단결정 실리콘막 패턴(218, 232)까지 연장되지 않는다. 때문에, 상기 금속 실리사이드막 패턴(256)이 상기 제1 및 제2 단결정 실리콘막 패턴(218)까지 침투함에 따라 발생하는 불량을 감소시킬 수 있다.
상기 금속 실리사이드막 패턴(256) 상에 추가 베리어 금속막(260)을 더 형성한다. 상기 추가 베리어 금속막(260)은 티타늄 질화막 또는 탄탈륨 질화막을 증착시켜 형성할 수 있다.
다음에, 도 13에 도시된 것과 같이, 상기 금속 실리사이드막 패턴(256) 상에 상기 콘택홀 내부를 채우도록 금속막을 형성하고 평탄화함으로서 금속막 패턴을 형성한다. 상기 금속막 패턴(254)은 텅스텐, 알루미늄 또는 구리를 사용하여 형성할 수 있다. 상기 평탄화 공정 시에 상기 하드 마스크 패턴 상에 잔류하는 베리어 금속막 패턴 및 추가 베리어 금속막을 제거한다. 상기 공정에 의해 상기 추가 베리어 금속막은 추가 베리어 금속막 패턴(260a)으로 전환된다.
상기 공정에 의해 완성된 콘택 플러그는 상기 제2 단결정 실리콘막 패턴의 측벽, 제1 단결정 실리콘막 패턴의 측벽 및 하부 트랜지스터의 게이트 전극과 접촉된다. 그러므로, 상기 콘택 플러그는 억세스 소자로 제공되는 N형 트랜지스터의 소오스/드레인 영역과, 풀 업 소자로 제공되는 P형 트랜지스터의 소오스/드레인 영역, 풀 다운 소자로 제공되는 N형 트랜지스터의 게이트 전극 및 풀 다운 소자로 제공되는 N형 트랜지스터의 게이트 전극의 소오스 드레인 영역을 서로 전기적으로 연결시킨다. 이 때, 상기 콘택 플러그을 이루는 금속 실리사이드 및 금속막은 상기 제2 단결정 실리콘막 패턴 및 제1 단결정 실리콘막 패턴으로 거의 침투하지 않는다. 때문에, 상기 제1 단결정 실리콘막 패턴 및 제2 단결정 실리콘막 패턴에 금속 실리사이드 및 금속막이 침투함으로서 상기 제1 단결정 실리콘막 패턴 및 제2 단결정 실리콘막 패턴에 형성되는 각 트랜지스터들에 발생되는 동작 불량을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 간단한 공정을 실시함으로서 스택형 반 도체 소자의 콘택 플러그 형성 시에 빈번히 발생하는 단결정 실리콘막 패턴의 침식을 감소시킬 수 있다. 따라서, 반도체 소자의 수율 및 신뢰성이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물;
    상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴;
    상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴; 및
    상기 콘택홀 내부를 채우는 금속막 패턴을 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  2. 제1항에 있어서, 상기 금속 실리사이드막 패턴은 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 형성되는 실리콘을 포함하는 박막과 베리어 금속막의 실리사이드 반응에 의해 획득한 것을 특징으로 하는 스택형 반도체 장치.
  3. 제1항에 있어서, 상기 금속 실리사이드막 패턴은 티타늄 실리사이드, 탄탈륨 실리사이드 또는 코발트 실리사이드로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제1항에 있어서, 상기 금속막 패턴은 텅스텐, 알루미늄 또는 구리로 이루어진 것을 특징으로 하는 스택형 반도체 장치.
  5. 제1항에 있어서, 상기 단결정 실리콘막 패턴 상에는 적층 트랜지스터가 형성된 것을 특징으로 하는 스택형 반도체 장치.
  6. 제1항에 있어서, 상기 금속 실리사이드 패턴 상에는 추가 베리어 금속막 패턴이 더 구비되는 것을 특징으로 하는 스택형 반도체 장치.
  7. 제6항에 있어서, 상기 추가 베리어 금속막 패턴은 티타늄 질화물 또는 탄탈륨 질화물로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
  8. 단결정 실리콘 기판 상에, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물을 형성하는 단계;
    상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴을 형성하는 단계;
    상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에서 실리콘과 베리어 금속을 반응시켜 상기 콘택홀의 측벽, 저면 및 단결정 실 리콘막 패턴의 노출된 일부분 상에 연속적으로 금속 실리사이드막 패턴을 형성하는 단계; 및
    상기 콘택홀 내부를 채우는 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 금속 실리사이드막 패턴을 형성하는 단계는,
    상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 버퍼 실리콘막을 형성하는 단계;
    상기 버퍼 실리콘막 상에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막과 상기 베리어 금속막과 접해있는 실리콘을 서로 반응시키는 단계를 수행하여 이루어지는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 베리어 금속막은 티타늄, 탄탈륨 또는 코발트를 증착시켜 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 버퍼 실리콘막은 다결정 실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 버퍼 실리콘막은 화학기상증착 공정에 의해 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 버퍼 실리콘막은 5 내지 300Å의 두께로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 버퍼 실리콘막을 형성하는 단계는,
    제1 두께를 갖는 예비 버퍼 실리콘막을 형성하는 단계; 및
    상기 예비 버퍼 실리콘막이 상기 제1 두께보다 얇아지도록 상기 예비 버퍼 실리콘막을 부분적으로 습식 식각하는 단계를 더 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 버퍼 실리콘막을 형성한 이 후에,
    상기 콘택홀 저면이 노출되도록 상기 버퍼 실리콘막을 이방성으로 식각하는 단계를 더 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  16. 제8항에 있어서, 상기 금속 실리사이드막 패턴 상에 추가 베리어 금속막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 추가 베리어 금속막은 티타늄 질화물 또는 탄탈륨 질 화물을 사용하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  18. 제8항에 있어서, 상기 금속막 패턴은 텅스텐, 알루미늄 또는 구리를 사용하여 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  19. 제8항에 있어서, 상기 층간 절연 구조물을 형성하는 단계 및 단결정 실리콘막 패턴을 형성하는 단계는,
    기판 상에, 상기 기판 표면을 부분적으로 노출하는 개구부를 갖는 제1 층간 절연막을 형성하는 단계;
    상기 개구부 저면에 노출된 기판을 시드로 선택적 에피택시얼 성장을 수행하여 상기 개구부를 채우는 에피택시얼막을 형성하는 단계;
    상기 에피택시얼막 및 제1 층간 절연막 상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막을 단결정 실리콘막으로 전환하는 단계;
    상기 단결정 실리콘막을 패터닝하여 단결정 실리콘막 패턴을 형성하는 단계;
    상기 단결정 실리콘막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 단결정 실리콘막 패턴의 일부분이 노출되도록 상기 제1 및 제2 층간 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제8항에 있어서, 상기 층간 절연 구조물을 형성하는 단계 및 단결정 실리콘막 패턴을 형성하는 단계는,
    기판 상에, 상기 기판 표면을 부분적으로 노출하는 개구부 및 상기 개구부와 연통하고 단결정 실리콘막 패턴이 형성될 부위를 정의하는 트렌치를 갖는 제1 층간 절연막을 형성하는 단계;
    상기 개구부 저면에 노출된 기판을 시드로 선택적 에피택시얼 성장을 수행하여 상기 개구부 및 트렌치를 채우는 단결정 실리콘막을 형성하는 단계;
    상기 단결정 실리콘막을 평탄화함으로서 상기 트렌치 내에 단결정 실리콘막 패턴을 형성을 형성하는 단계;
    상기 단결정 실리콘막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 단결정 실리콘막 패턴의 일부분이 노출되도록 상기 제1 및 제2 층간 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050034519A 2005-04-26 2005-04-26 스택형 반도체 장치 및 그 제조 방법 KR100669108B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050034519A KR100669108B1 (ko) 2005-04-26 2005-04-26 스택형 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050034519A KR100669108B1 (ko) 2005-04-26 2005-04-26 스택형 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060112091A true KR20060112091A (ko) 2006-10-31
KR100669108B1 KR100669108B1 (ko) 2007-01-15

Family

ID=37620493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050034519A KR100669108B1 (ko) 2005-04-26 2005-04-26 스택형 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100669108B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200015219A (ko) 2018-08-03 2020-02-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661359A (ja) * 1992-08-06 1994-03-04 Sony Corp 半導体装置の配線接続部及びその形成方法
KR20010036018A (ko) * 1999-10-05 2001-05-07 윤종용 반도체 장치의 비트라인 콘택 및 그 형성 방법

Also Published As

Publication number Publication date
KR100669108B1 (ko) 2007-01-15

Similar Documents

Publication Publication Date Title
US7045409B2 (en) Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
USRE45232E1 (en) Method of forming a contact plug for a semiconductor device
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
KR100607413B1 (ko) 스택형 반도체 장치 및 그 제조 방법
KR100360396B1 (ko) 반도체소자의 콘택 구조체 형성방법
US20070023819A1 (en) Semiconductor device
US7741682B2 (en) Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer
KR20120036185A (ko) 반도체 소자 및 그 제조 방법
KR100623175B1 (ko) 스택형 반도체 장치 및 그 제조 방법
US20080179746A1 (en) Wiring structures of semiconductor devices and methods of forming the same
US8222110B2 (en) Method for fabricating semiconductor device with vertical transistor having a second active pillar formed over a first active pillar
US9018708B2 (en) Semiconductor device and method for fabricating the same
KR20100088836A (ko) 반도체 소자의 제조 방법
US6232224B1 (en) Method of manufacturing semiconductor device having reliable contact structure
TW202011518A (zh) 半導體裝置的形成方法
US11728223B2 (en) Semiconductor device and methods of manufacture
KR100577603B1 (ko) 적층형 반도체 장치 및 그 제조 방법
US8823107B2 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
US6207515B1 (en) Method of fabricating buried source to shrink chip size in memory array
KR100669108B1 (ko) 스택형 반도체 장치 및 그 제조 방법
KR20040069515A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US20230268225A1 (en) Semiconductor device and method of forming the same
JP2008103385A (ja) 半導体装置の製造方法
US20240021619A1 (en) Finfet device and method
US10818498B1 (en) Shaped gate caps in spacer-lined openings

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091214

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee