JPH0653435A - 集積回路セル - Google Patents

集積回路セル

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JPH0653435A
JPH0653435A JP5121814A JP12181493A JPH0653435A JP H0653435 A JPH0653435 A JP H0653435A JP 5121814 A JP5121814 A JP 5121814A JP 12181493 A JP12181493 A JP 12181493A JP H0653435 A JPH0653435 A JP H0653435A
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integrated circuit
forming
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チャン−ミン・シーフ
Louis L C Hsu
ルイス・エル・シー・シュー
Seiki Ogura
セイキ・オグラ
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【目的】 従来のフォトリソグラフィ・プロセス工程を
用いることのできる、共有ゲート・２重ビット・アレイ
によって、高密度ＤＲＡＭセル・アレイを提供する。 【構成】 高密度ＤＲＡＭセル・アレイは、非常に短い
チャネルの垂直ゲート転送トランジスタを有し、従来の
フォトリソグラフィ・プロセス工程を用いて製造するこ
とができる。ＤＲＡＭアレイは共有ゲート・２重ビット
・アレイに構成される。溝蓄積コンデンサと垂直ＦＥＴ
トランジスタは、共通垂直ゲート５０と共通基板で対構
成に配置され、ビットおよび基板コンタクトの両方を隣
接するセルによって共有することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高密度ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）アレイ用の改
良された半導体構造に関する。より詳細には、微小機能
サイズで実現でき、エリアを有効に利用できる半導体構
造に関する。
【０００２】
【従来の技術】この出願は、米国特許出願第９００，０
３８号（“Ｖｅｒｔｉｃａｌ Ｇａｔｅ Ｔｒａｎｓｉ
ｓｔｏｒ ｗｉｔｈ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ
Ｅｐｉｔａｘｉｃｉａｌ Ｃｈａｎｎｅｌ”、１９９
２年６月１７日出願）に関連している。
【０００３】従来のプレーナ・コンデンサ・セルでは、
十分な蓄積容量が得られないために、種々の三次元セル
構造がメガビットＤＲＡＭを製造する従来技術において
提案されてきた。十分な蓄積容量を保持するために、溝
コンデンサを使用するセルが提案されてきた。Ｔ．Ｋｕ
ｂｏｔａ等著のＩＥＥＥ Ｊｏｕｒｎａｌ，１９８７，
３４４〜３４７ページの記事“Ａ Ｎｅｗ Ｓｏｆｔ
Ｅｒｒｏｒ Ｉｍｍｕｎｅ ＤＲＡＭ Ｃｅｌｌ Ｗｉ
ｔｈ ａ Ｔｒａｎｓｉｓｔｏｒ Ｏｎ ａＬａｔｅｒ
ａｌ Ｅｐｉｔａｘｉｃｉａｌ Ｓｉｌｉｃｏｎ Ｌａ
ｙｅｒ（Ｔｏｌｅ Ｃｅｌｌ）”は、溝コンデンサを用
いたＤＲＡＭセルを開示している。このセルは、シリコ
ン・オン・インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉ
ｎｓｕｌａｔｏｒ：ＳＯＩ）製造技術により作成され
る。この技術は、エピタキシャル・ラテラル・オーバグ
ロースと選択研磨とを組み合わせて、各セルに対して従
来のゲート構造を提供している。
【０００４】図１に、従来の４×４アレイ・ダイナミッ
ク・ランダム・アクセス・メモリ・セル（ＤＲＡＭセ
ル）の略図を示す。
【０００５】この従来のアレイは、図２に示すように、
共有ゲート・２重ビット・アレイに再配置できる。図２
のレイアウトは、前述の米国特許出願の明細書中に記述
されている垂直ゲートＦＥＴで構成することができる。
メモリ・セル当りのコストを削減するために、ＤＲＡＭ
技術における最新技術では、集積回路チップ当りのセル
密度を増加させるために継続的な努力がなされている。
これには、好適には従来のフォトリソグラフィ・プロセ
ス工程を用いた微小機能サイズ、および半導体チップ・
エリアの有効利用が要求される。
【０００６】
【発明が解決しようとする課題】本発明の目的は、シリ
コン・オン・オキサイド（Ｓｉｌｉｃｏｎ−ｏｎ−ｏｘ
ｉｄｅ）・ウエハ、および従来のフォトリソグラフィの
プロセス工程を使用した高密度ＤＲＡＭ構造、すなわち
機能サイズの約３〜４倍のセル・エリア（たとえば０．
５μｍの機能サイズに対し１．５μｍ2 〜２．０μｍ2
のセル・エリア）を有するＤＲＡＭを提供することにあ
る。
【０００７】本発明の他の目的は、α粒子および宇宙線
放射によって引き起こされるソフト・エラーに対し比較
的影響を受けないＤＲＡＭセルを提供することにある。
【０００８】本発明の目的はまた、ビットと基板コンタ
クトの両方が隣接するセルによって共有されるＤＲＡＭ
構造を提供することにある。
【０００９】本発明の他の目的は、ＳＯＩウエハの使用
によりビット・ラインの容量を軽減し、ＤＲＡＭの速度
を改善することにある。さらに、ノード板がデバイス基
板に独特な方法で接続された積層コンデンサを溝内に用
いることによって、溝コンデンサ漏洩の問題を著しく改
善でき、電荷保持時間を長くすることができる。
【００１０】
【課題を解決するための手段】本発明は、従来のフォト
リソグラフィ・プロセス工程を用いて製造することが可
能な、高密度ＤＲＡＭセル・アレイの提供を意図するも
のである。図１に示される従来の４×４ＤＲＡＭアレイ
は、図２に示される共有ゲート・２重ビット・アレイに
再構成することができる。積層溝蓄積コンデンサおよび
垂直ＦＥＴトランジスタは、隣接するセルがビットと基
板コンタクトの両方を共有できるように、共通垂直ゲー
トと共通基板により対構成に配置される。
【００１１】
【実施例】図面を参照し本発明の実施例を説明する。ま
ず図３において、好適なスタート材料は、酸化物層１０
と、半導体ウエハ（図示せず）によって支持された薄い
シリコン層１２とを有するシリコン・オン・オキサイド
・ウエハである。本発明のこの好適な一実施例におい
て、シリコン層１２はｎドープされている。熱酸化物層
１６は、シリコン表面上に１０００オングストロームの
厚さに成長され、窒化物層１７は酸化物層１６の表面上
に約２０００オングストロームの厚さに堆積される。あ
る図から次の図へ反復される幾つかの参照番号は、簡略
化のために、最初の図には示すが以降の図では省略され
ていることに留意すべきである。
【００１２】図４において、セル・コンデンサに用いら
れる溝のパターンが、適切なリソグラフィ装置を用いて
フォトレジスト（図示せず）に形成される。溝幅は、約
０．８μｍである（ここに取り上げた寸法は、任意の設
計基本ルールによるものである）。次に、酸化物／窒化
物層１６／１７、シリコン層１２、酸化物層１０は、開
口１８を形成するためにエッチングされ、このエッチン
グは支持ウエハ上で停止する。次に、レジストは除去さ
れる。約８００オングストロームの厚さの窒化物スペー
サ２０が、ブランケット堆積ＣＶＤ窒化物層によって形
成され、反応性イオン・エッチングによって側壁上のス
ペーサ２０のみ残される。反応性イオン・エッチングに
よって続くＣＶＤ窒化物層で堆積されたブランケットに
より形成される。この反応性イオン・エッチング工程後
のデバイスは、図４に示されている。
【００１３】次に、溝２２が、Ｃｌ2 ／Ｏ2 プラズマを
用いる反応性イオン・エッチング工程によって、支持ウ
エハ内に約０．５μｍの深さまでエッチングされる。こ
こで、シリコンのエッチング速度は、二酸化シリコンお
よび窒化シリコンのエッチング速度よりも１０倍速いと
いうことに留意すべきである。この寸法の溝２２は、約
４０ｆＦの容量を有する。
【００１４】図６〜図９に、拡大部分断面図を示す。図
６は、溝壁エリアのうちの１つの左側の拡大図である。
【００１５】α粒子放射に影響を受けないＤＲＡＭ構造
を与え、蓄積電荷の漏洩を軽減するために、熱酸化物層
２４が、溝側壁がクリーニングされた後、溝側壁上に約
１５００オングストロームの厚さに成長される。シリコ
ン層１２は、窒化スペーサ２０によって被覆されてお
り、図７に示すようにこの工程では酸化されない。
【００１６】次に、窒化スペーサ２０は、Ｈ3 ＰＯ4 の
熱溶解で除去される。図８に、この工程での溝側壁を示
す。
【００１７】次に、ｎ+ ドープされたポリシリコン層３
０が、堆積され、リソグラフィによりパターン化され、
コンデンサ・ノード電極を形成するためにエッチングさ
れる。ここで、層３０はシリコン層２０に接続され、シ
リコン層２０は完成したＦＥＴデバイスのソース層にな
ることに留意すべきである。その場ドープされたポリシ
リコンおよびイオン注入シリコンは、ポリシリコン層３
０に使用できる。複合コンデンサ酸化物−窒化物−酸化
層３２は、従来の技術を用いて形成される（約７０オン
グストロームの厚さ）。図９は、この段階での溝ＳＯＩ
エリアの詳細を示し、図１０は、この段階での溝構造を
示す。
【００１８】次に、図１１からよく理解できるように、
シリコン層１２は、パターン化され、参照番号３８によ
って指示された領域３８内にエッチングされ、ＦＥＴ対
が作製されるシリコン・アイランドを形成する。露出し
たシリコン領域の端部をシールするために、高圧酸化物
１２Ａを成長させる。
【００１９】酸化物層１６は、垂直ゲートが形成される
２つの溝コンデンサ間の、中央領域３９が開口され、ｎ
+ ドープされたエピタキシャル・シリコン層４０が、好
適には低温エピタキシャル・プロセスにより形成され
る。あるいは、層４０は、堆積されたその場ドープ・ア
モルファス・シリコンを再結晶させることによって形成
できる。また、層４０はラテラル・オーバグロース・エ
ピタキシャル・プロセスによっても形成できる。この層
４０は、デバイスの表面と溝壁とを覆っているが、完成
デバイスではコンデンサの基板プレート電極およびチャ
ネル層として用いられる。図１２に、この段階でのデバ
イスを示し、図１３には、溝コンデンサの左角部の詳細
を示す。
【００２０】次に、ＣＶＤ酸化物層４２を堆積し、中央
ゲート領域３９を開口するためにパターン化し、パター
ン化領域を開口する。図１４に、この段階でのデバイス
を示す。次に、ドレインを形成するために、ｎ- 型ポリ
シリコンＣＶＤ層４４をコンフォーマルに堆積し、酸化
物層４６を層４４の表面に成長させる。図１５に、この
段階でのデバイスを示す。
【００２１】酸化物層４６はパターン化され、図１６に
参照番号４８で示される開口が、すべての層を経て、Ｓ
ＯＩ熱処理酸化物層１０の表面にまでエッチングされ
る。ゲート酸化物層４９は、開口４８の壁上で薄い酸化
物（たとえば６５オングストロームの厚さ）として成長
する。
【００２２】ｎ+ ポリシリコンの堆積を含むゲート積層
５０が、開口４８を充填し、酸化物層４６の上部へ延び
ており、薄い酸化物層がポリシリコン上で成長し、薄い
窒化物層５２が、従来の処理工程を用いて形成される。
ゲート積層材料がゲートを規定するために設けられた
後、露出したゲート構造の側壁５３は、ＨＩＰＯＸ処理
工程によって酸化される。この処理工程の終了時の構造
は、図１７に示されている。この段階でイオン注入工程
が行われ、砒素によってゲートおよびドレイン・ポリシ
リコン領域をドープする。ドレイン・コンタクト・エリ
ア（完成ＤＲＡＭセルにおいてビット・ライン・コンタ
クトである）を規定するために、ブロックアウト・レジ
スト５５が、設計されてパターン化され、続いてイオン
注入によってボロンで基板領域をドープし、基板コンタ
クト抵抗を軽減する。図１８にこの工程を示す。レジス
ト５５は取り除かれ、露出シリコン壁５９はＨＩＰＯＸ
工程によって酸化される。
【００２３】基板層は、すべてのセルに共通であるの
で、各セルにコンタクトを設ける必要はない。コンタク
トは、たとえば１２８ビット当り１つの基板コンタクト
を形成するために配置される。
【００２４】前述した米国出願の明細書中に詳細に記載
されているような通常のプロセスを用いて、ソースおよ
び基板コンタクト領域は形成され、構造は適切な絶縁体
５７で覆われ、開口が絶縁体５７内に形成され、コンタ
クトが絶縁体５７内に形成され、上面がプレーナ化され
る。図１９に、完成した構造を示す。
【００２５】図２０に共有ビット・コンタクトを有する
４セルＤＲＡＭアレイの断面図を示す。図２１は、セル
・アレイの好適なレイアウトの平面図である。図２１に
示されるように、ポリシリコン・ゲートのワード・ライ
ンは垂直方向に走っており、一方ＣＶＤタングステンの
ような主に金属のビット・ラインは水平方向に走ってい
る。適切なコンタクト・ラインは、１２８セル毎に必要
である。点線は、単一のセルを示している。
【００２６】本発明を、好適な実施例について説明した
が、発明の趣旨および範囲を逸脱することなく、種々の
変形を行うことができることを当業者は理解できるであ
ろう。
【００２７】以下、本発明の実施態様を示す。
【００２８】（１）ダイナミック・ランダム・アクセス
・メモリ用の集積回路セルにおいて、下側支持層の表面
上の酸化物層と、前記酸化物層の表面上のシリコン・ソ
ース層とから成るシリコン・オン・オキサイド・ウエハ
と、前記シリコン・ソース層と前記酸化物層とを経て前
記下側支持層内へ延びるコンデンサ溝と、前記コンデン
サ溝の壁上にコンフォーマルに形成され、前記シリコン
・ソース層へ延び、これに接続される第１コンデンサ板
層と、前記第１コンデンサ板層上に形成されるコンデン
サ絶縁層と、前記コンデンサ絶縁層上にコンフォーマル
に形成され、前記シリコン・ソース層の領域を覆い、第
２コンデンサ板層とチャネル層とを形成するシリコン・
チャネル層と、前記シリコン・チャネル層が前記シリコ
ン・ソース層を覆う前記領域内で、前記シリコン・チャ
ネル層を覆うポリシリコン・ドレイン層と、前記シリコ
ン・ソース層と、前記シリコン・チャネル層と、前記ポ
リシリコン・ドレイン層とを経て延びる垂直開口とを有
し、前記垂直開口は、層が互いに重なる領域内に壁面を
形成し、各層内の縁部は、前記壁面に沿って垂直方向に
それぞれ整列されており、前記壁面を覆うゲート絶縁層
と、前記ゲート絶縁層と接触する前記開口内の垂直ゲー
トと、を有することを特徴とする集積回路セル。
【００２９】（２）前記コンデンサ溝の壁上に形成され
た分離絶縁層をさらに有することを特徴とする（１）記
載の集積回路セル。
【００３０】（３）前記コンデンサ絶縁層は酸化物と窒
化物との複合物であることを特徴とする（１）記載の集
積回路セル。
【００３１】（４）前記コンデンサ絶縁層は酸化物であ
ることを特徴とする（１）記載の集積回路セル。
【００３２】（５）前記ゲート絶縁層は酸化物と窒化物
との複合物であることを特徴とする（１）記載の集積回
路セル。
【００３３】（６）前記ゲート絶縁層は酸化物であるこ
とを特徴とする（１）記載の集積回路セル。
【００３４】（７）前記エピタキシャル・シリコン層内
に基板コンタクト領域と、前記ポリシリコン・ドレイン
層内にビット・ライン・コンタクト領域と、をさらに有
することを特徴とする（１）記載の集積回路セル。
【００３５】（８）前記シリコン・チャネル層は低温エ
ピタキシャル成長層であることを特徴とする（１）記載
の集積回路セル。
【００３６】（９）前記シリコン・チャネルは固相再結
晶アモルファス・シリコンであることを特徴とする
（１）記載の集積回路セル。
【００３７】（１０）ダイナミック・ランダム・アクセ
ス・メモリ用の一対の集積回路・共有ゲート・セルにお
いて、下側支持層の表面上の酸化物層と、前記酸化物層
の表面上のシリコン・ソース層とから成るシリコン・オ
ン・オキサイド・ウエハと、前記シリコン・ソース層と
前記酸化物層とを経て前記下側支持層内へ延びる一対の
コンデンサ溝と、前記一対の前記コンデンサ溝の各々の
壁上にコンフォーマルに形成され、前記シリコン・ソー
ス層へ延び、これに接続される第１コンデンサ板層と、
前記第１コンデンサ板層上に形成されるコンデンサ絶縁
層と、前記コンデンサ絶縁層上にコンフォーマルに形成
され、前記シリコン・ソース層の領域を覆い、第２コン
デンサ板層とチャネル層とを形成するシリコン・チャネ
ル層と、前記シリコン・チャネル層が前記シリコン・ソ
ース層を覆う前記領域内で、前記シリコン・チャネル層
を覆うポリシリコン・ドレイン層と、前記シリコン・ソ
ース層と、前記シリコン・チャネル層と、前記ポリシリ
コン・ドレイン層とを経て延びる垂直開口とを有し、前
記垂直開口は、層が互いに重なる領域内に一対の対向す
る壁面を形成し、各層内の縁部は、前記一対の対向する
壁面に沿って垂直方向にそれぞれ整列されており、前記
シリコン・チャネル層は一対の集積回路セルの一方に対
して、前記チャネル層と第２コンデンサ板層とを形成す
る前記対向する壁面の一方から延び、前記一対の集積回
路セルの他方に対して前記チャネル層と第２コンデンサ
板層とを形成する前記対向する壁面の他方から延びてお
り、前記一対の対向する垂直壁面を覆うゲート絶縁層
と、前記ゲート絶縁層と接触する前記開口内の垂直ゲー
トと、を有することを特徴とする集積回路・共有ゲート
・セル。
【００３８】（１１）前記一対の集積回路セルに共通の
前記シリコン・チャネル層内に基板コンタクト領域と、
前記対向する壁面の一方から延びる前記ポリシリコン・
ドレイン層内にビット・ライン・コンタクト領域と、を
さらに有することを特徴とする（１０）記載の集積回路
・共有ゲート・セル。
【００３９】（１２）前記シリコン・チャネル層は低温
エピタキシャル成長層であることを特徴とする（１０）
記載の集積回路・共有ゲート・セル。
【００４０】（１３）前記シリコン・チャネルは、固相
再結晶アモルファス・シリコンであることを特徴とする
（１０）記載の集積回路・共有ゲート・セル。
【００４１】（１４）前記第１コンデンサ板層はポリシ
リコン層であることを特徴とする（１０）記載の集積回
路・共有ゲート・セル。
【００４２】（１５）前記第１コンデンサ板層はアモル
ファス・シリコン層であることを特徴とする（１０）記
載の集積回路・共有ゲート・セル。
【００４３】（１６）ダイナミック・ランダム・アクセ
ス・メモリ用の集積回路セルを形成する方法において、
下側支持ウエハの表面上の酸化物層より成るシリコン・
オン・オキサイド・ウエハ上にシリコン・ソース層をパ
ターニングする工程と、前記シリコン・ソース層と前記
酸化物層を経て前記下側支持層内へ延びるコンデンサ溝
をエッチングする工程と、前記コンデンサ溝の壁上に、
前記シリコン・ソース層へ延び、これに接続される第１
コンデンサ板層をコンフォーマルに堆積させる工程と、
前記第１コンデンサ板層上にコンデンサ絶縁層を形成す
る工程と、前記シリコン・ソース層の領域を覆い、第２
コンデンサ板とチャネル層とを形成するシリコン・チャ
ネル層を前記コンデンサ絶縁層上に形成する工程と、前
記シリコン・チャネル層が前記シリコン・ソース層を覆
う前記領域内で、前記シリコン・チャネル層を覆うポリ
シリコン・ドレイン層を堆積する工程と、前記シリコン
・ソース層と、前記シリコン・チャネル層と、前記ポリ
シリコン・ドレイン層とを経て延びる垂直開口をエッチ
ングする工程とを含み、前記垂直開口は、層が互いに重
なる領域内に壁面を形成し、各層内の縁部は、前記壁面
に沿って垂直方向にそれぞれ形成されており、前記壁面
を覆うゲート絶縁層を形成する工程と、前記ゲート絶縁
層に接触する前記開口内に垂直ゲートを形成する工程
と、を含むことを特徴とする集積回路形成方法。
【００４４】（１７）前記シリコン基板層内に基板コン
タクト領域を形成する工程と、前記ポリシリコン・ドレ
イン層内にビット・ライン・コンタクト領域を形成する
工程と、をさらに含むことを特徴とする（１１）記載の
ダイナミック・ランダム・アクセス・メモリ用の一対の
集積回路・共有ゲート・セル。
【００４５】（１８）前記コンデンサ溝の壁上に分離絶
縁層を形成する工程をさらに含むことを特徴とする（１
１）記載のダイナミック・ランダム・アクセス・メモリ
用の一対の集積回路・共有ゲート・セル。
【００４６】（１９）前記シリコン・ソース層は低温エ
ピタキシャル成長によって形成されることを特徴とする
（１１）記載のダイナミック・ランダム・アクセス・メ
モリ用の一対の集積回路・共有ゲート・セル。
【００４７】（２０）前記シリコン・ソース層はエピタ
キシャル・ラテラル・オーバグロースによって形成され
ることを特徴とする（１１）記載のダイナミック・ラン
ダム・アクセス・メモリ用の一対の集積回路・共有ゲー
ト・セル。
【００４８】（２１）前記シリコン・ソース層はアモル
ファス・シリコンの固相再結晶によって形成されること
を特徴とする（１１）記載のダイナミック・ランダム・
アクセス・メモリ用の一対の集積回路・共有ゲート・セ
ル。
【００４９】（２２）ダイナミック・ランダム・アクセ
ス・メモリ用の一対の集積回路・共有ゲート・セルを形
成する方法において、下側支持層の表面上の酸化物層よ
り成るシリコン・オン・オキサイド・ウエハをパターニ
ングする工程と、前記パターニングされたシリコン・ソ
ース層と前記酸化物層とを経て前記下側支持層内へ延び
る一対のコンデンサ溝をエッチングする工程と、前記一
対の前記コンデンサ溝の各々の壁上に、前記シリコン・
ソース層へ延び、これに接続される第１コンデンサ板層
をコンフォーマルに堆積させる工程と、前記ポリシリコ
ン・コンデンサ板層上にコンデンサ絶縁層を形成する工
程と、前記シリコン・ソース層の領域を覆い、第２コン
デンサ板とチャネル層とを形成するシリコン・チャネル
層を前記コンデンサ絶縁層上に形成する工程と、前記シ
リコン・チャネル層が前記ポリシリコン・ドレイン層を
覆う前記領域内で、前記シリコン・チャネル層を覆うポ
リシリコン・ドレイン層を堆積する工程と、前記シリコ
ン・ソース層と、前記シリコン・チャネル層と、前記ポ
リシリコン・ドレインとを経て延びる垂直開口をエッチ
ングする工程とを含み、前記垂直開口は、層が互いに重
なる領域内に一対の対向する壁面を形成し、各層内の縁
部は、前記一対の対向する壁面に沿って垂直方向にそれ
ぞれ整列されており、前記シリコン・チャネル層は前記
一対の集積回路セルの一方に対して、前記チャネル層と
第２コンデンサ板層とを形成する前記対向する壁面の一
方から延び、前記一対の集積回路セルの他方に対して前
記チャネル層と第２コンデンサ板層とを形成する前記対
向する壁面の他方から延びており、前記一対の対向する
垂直壁面に覆うゲート絶縁層を形成する工程と、前記ゲ
ート絶縁層と接触する前記開口内の垂直ゲートを形成す
る工程と、を含むことを特徴とする集積回路・共有ゲー
ト・セルの形成方法。
【００５０】（２３）前記一対の集積回路セルに共通の
前記シリコン基板層内に基板コンタクト領域を形成する
工程と、前記対向する垂直壁面の前記一方から延びる前
記ポリシリコン・ドレイン層内にビット・ライン・コン
タクト領域を形成する工程と、をさらに含むことを特徴
とする（２２）記載の集積回路・共有ゲート・セルの形
成方法。
【００５１】
【発明の効果】本発明により、シリコン・オン・オキサ
イド・ウエハおよび従来のフォトリソグラフィのプロセ
ス工程を使用した高密度ＤＲＡＭ構造を有するＤＲＡＭ
が得られる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭセル・アレイの略図である。
【図２】あるプロセス段階でのセル断面図である。
【図３】あるプロセス段階でのセル断面図である。
【図４】あるプロセス段階でのセル断面図である。
【図５】あるプロセス段階でのセル断面図である。
【図６】あるプロセス段階でのセル断面図である。
【図７】あるプロセス段階でのセル断面図である。
【図８】あるプロセス段階でのセル断面図である。
【図９】あるプロセス段階でのセル断面図である。
【図１０】あるプロセス段階でのセル断面図である。
【図１１】あるプロセス段階でのセル断面図である。
【図１２】あるプロセス段階でのセル断面図である。
【図１３】あるプロセス段階でのセル断面図である。
【図１４】あるプロセス段階でのセル断面図である。
【図１５】あるプロセス段階でのセル断面図である。
【図１６】あるプロセス段階でのセル断面図である。
【図１７】あるプロセス段階でのセル断面図である。
【図１８】あるプロセス段階でのセル断面図である。
【図１９】あるプロセス段階でのセル断面図である。
【図２０】完成したＤＲＡＭセルの断面図である。
【図２１】完成したＤＲＡＭセルの平面図である。
【符号の説明】
１０，４６ 酸化物層 １２ シリコン層 １２Ａ シリコン層端部 １６，２４ 熱酸化物層 １７，５２ 窒化物層 １８，４８ 開口 ２０ 窒化スペーサ ２２ 溝 ３０ ポリシリコン層 ３２ 複合コンデンサ酸化物−窒化物−酸化物層 ３８ 領域 ３９ 中央領域 ４０ ｎ+ 型エピタキシャル・シリコン層 ４２ ＣＶＤ酸化物層 ４４ ｎ- 型ポリシリコンＣＶＤ層 ４９ ゲート酸化物層 ５０ ゲート積層 ５３ 側壁 ５５ ブロックアウト・レジスト ５７ 絶縁体 ５９ 露出シリコン壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・エル・シー・シュー アメリカ合衆国 ニューヨーク州 フィッ シュキル クロスバイ コート ７ (72)発明者 セイキ・オグラ アメリカ合衆国 ニューヨーク州 ホープ ウエル ジャンクション ロング ヒル ロード 50

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ダイナミック・ランダム・アクセス・メモ
    リ用の集積回路セルにおいて、 下側支持層の表面上の酸化物層と、前記酸化物層の表面
    上のシリコン・ソース層とから成るシリコン・オン・オ
    キサイド・ウエハと、 前記シリコン・ソース層と前記酸化物層とを経て前記下
    側支持層内へ延びるコンデンサ溝と、 前記コンデンサ溝の壁上にコンフォーマルに形成され、
    前記シリコン・ソース層へ延び、これに接続される第１
    コンデンサ板層と、 前記第１コンデンサ板層上に形成されるコンデンサ絶縁
    層と、 前記コンデンサ絶縁層上にコンフォーマルに形成され、
    前記シリコン・ソース層の領域を覆い、第２コンデンサ
    板層とチャネル層とを形成するシリコン・チャネル層
    と、 前記シリコン・チャネル層が前記シリコン・ソース層を
    覆う前記領域内で、前記シリコン・チャネル層を覆うポ
    リシリコン・ドレイン層と、 前記シリコン・ソース層と、前記シリコン・チャネル層
    と、前記ポリシリコン・ドレイン層とを経て延びる垂直
    開口とを有し、前記垂直開口は、層が互いに重なる領域
    内に壁面を形成し、各層内の縁部は、前記壁面に沿って
    垂直方向にそれぞれ整列されており、 前記壁面を覆うゲート絶縁層と、 前記ゲート絶縁層と接触する前記開口内の垂直ゲート
    と、 を有することを特徴とする集積回路セル。
  2. 【請求項２】前記コンデンサ溝の壁上に形成された分離
    絶縁層をさらに有することを特徴とする請求項１記載の
    集積回路セル。
  3. 【請求項３】前記エピタキシャル・シリコン層内に基板
    コンタクト領域と、 前記ポリシリコン・ドレイン層内にビット・ライン・コ
    ンタクト領域と、 をさらに有することを特徴とする請求項１記載の集積回
    路セル。
  4. 【請求項４】前記シリコン・チャネル層は低温エピタキ
    シャル成長層であることを特徴とする請求項１記載の集
    積回路セル。
  5. 【請求項５】前記シリコン・チャネルは固相再結晶アモ
    ルファス・シリコンであることを特徴とする請求項１記
    載の集積回路セル。
  6. 【請求項６】ダイナミック・ランダム・アクセス・メモ
    リ用の一対の集積回路・共有ゲート・セルにおいて、 下側支持層の表面上の酸化物層と、前記酸化物層の表面
    上のシリコン・ソース層とから成るシリコン・オン・オ
    キサイド・ウエハと、 前記シリコン・ソース層と前記酸化物層とを経て前記下
    側支持層内へ延びる一対のコンデンサ溝と、 前記一対の前記コンデンサ溝の各々の壁上にコンフォー
    マルに形成され、前記シリコン・ソース層へ延び、これ
    に接続される第１コンデンサ板層と、 前記第１コンデンサ板層上に形成されるコンデンサ絶縁
    層と、 前記コンデンサ絶縁層上にコンフォーマルに形成され、
    前記シリコン・ソース層の領域を覆い、第２コンデンサ
    板層とチャネル層とを形成するシリコン・チャネル層
    と、 前記シリコン・チャネル層が前記シリコン・ソース層を
    覆う前記領域内で、前記シリコン・チャネル層を覆うポ
    リシリコン・ドレイン層と、 前記シリコン・ソース層と、前記シリコン・チャネル層
    と、前記ポリシリコン・ドレイン層とを経て延びる垂直
    開口とを有し、前記垂直開口は、層が互いに重なる領域
    内に一対の対向する壁面を形成し、各層内の縁部は、前
    記一対の対向する壁面に沿って垂直方向にそれぞれ整列
    されており、 前記シリコン・チャネル層は一対の集積回路セルの一方
    に対して、前記チャネル層と第２コンデンサ板層とを形
    成する前記対向する壁面の一方から延び、前記一対の集
    積回路セルの他方に対して前記チャネル層と第２コンデ
    ンサ板層とを形成する前記対向する壁面の他方から延び
    ており、 前記一対の対向する垂直壁面を覆うゲート絶縁層と、 前記ゲート絶縁層と接触する前記開口内の垂直ゲート
    と、 を有することを特徴とする集積回路・共有ゲート・セ
    ル。
  7. 【請求項７】前記一対の集積回路セルに共通の前記シリ
    コン・チャネル層内に基板コンタクト領域と、前記対向
    する壁面の一方から延びる前記ポリシリコン・ドレイン
    層内にビット・ライン・コンタクト領域と、 をさらに有することを特徴とする請求項６記載の集積回
    路・共有ゲート・セル。
  8. 【請求項８】ダイナミック・ランダム・アクセス・メモ
    リ用の集積回路セルを形成する方法において、 下側支持ウエハの表面上の酸化物層より成るシリコン・
    オン・オキサイド・ウエハ上にシリコン・ソース層をパ
    ターニングする工程と、 前記シリコン・ソース層と前記酸化物層を経て前記下側
    支持層内へ延びるコンデンサ溝をエッチングする工程
    と、 前記コンデンサ溝の壁上に、前記シリコン・ソース層へ
    延び、これに接続される第１コンデンサ板層をコンフォ
    ーマルに堆積させる工程と、 前記第１コンデンサ板層上にコンデンサ絶縁層を形成す
    る工程と、 前記シリコン・ソース層の領域を覆い、第２コンデンサ
    板とチャネル層とを形成するシリコン・チャネル層を前
    記コンデンサ絶縁層上に形成する工程と、 前記シリコン・チャネル層が前記シリコン・ソース層を
    覆う前記領域内で、前記シリコン・チャネル層を覆うポ
    リシリコン・ドレイン層を堆積する工程と、 前記シリコン・ソース層と、前記シリコン・チャネル層
    と、前記ポリシリコン・ドレイン層とを経て延びる垂直
    開口をエッチングする工程とを含み、前記垂直開口は、
    層が互いに重なる領域内に壁面を形成し、各層内の縁部
    は、前記壁面に沿って垂直方向にそれぞれ形成されてお
    り、 前記壁面を覆うゲート絶縁層を形成する工程と、 前記ゲート絶縁層に接触する前記開口内に垂直ゲートを
    形成する工程と、 を含むことを特徴とする集積回路形成方法。
  9. 【請求項９】ダイナミック・ランダム・アクセス・メモ
    リ用の一対の集積回路・共有ゲート・セルを形成する方
    法において、 下側支持層の表面上の酸化物層より成るシリコン・オン
    ・オキサイド・ウエハをパターニングする工程と、 前記パターニングされたシリコン・ソース層と前記酸化
    物層とを経て前記下側支持層内へ延びる一対のコンデン
    サ溝をエッチングする工程と、 前記一対の前記コンデンサ溝の各々の壁上に、前記シリ
    コン・ソース層へ延び、これに接続される第１コンデン
    サ板層をコンフォーマルに堆積させる工程と、 前記ポリシリコン・コンデンサ板層上にコンデンサ絶縁
    層を形成する工程と、 前記シリコン・ソース層の領域を覆い、第２コンデンサ
    板とチャネル層とを形成するシリコン・チャネル層を前
    記コンデンサ絶縁層上に形成する工程と、 前記シリコン・チャネル層が前記ポリシリコン・ドレイ
    ン層を覆う前記領域内で、前記シリコン・チャネル層を
    覆うポリシリコン・ドレイン層を堆積する工程と、 前記シリコン・ソース層と、前記シリコン・チャネル層
    と、前記ポリシリコン・ドレインとを経て延びる垂直開
    口をエッチングする工程とを含み、前記垂直開口は、層
    が互いに重なる領域内に一対の対向する壁面を形成し、
    各層内の縁部は、前記一対の対向する壁面に沿って垂直
    方向にそれぞれ整列されており、 前記シリコン・チャネル層は前記一対の集積回路セルの
    一方に対して、前記チャネル層と第２コンデンサ板層と
    を形成する前記対向する壁面の一方から延び、前記一対
    の集積回路セルの他方に対して前記チャネル層と第２コ
    ンデンサ板層とを形成する前記対向する壁面の他方から
    延びており、 前記一対の対向する垂直壁面に覆うゲート絶縁層を形成
    する工程と、 前記ゲート絶縁層と接触する前記開口内の垂直ゲートを
    形成する工程と、 を含むことを特徴とする集積回路・共有ゲート・セルの
    形成方法。
  10. 【請求項１０】前記一対の集積回路セルに共通の前記シ
    リコン基板層内に基板コンタクト領域を形成する工程
    と、 前記対向する垂直壁面の前記一方から延びる前記ポリシ
    リコン・ドレイン層内にビット・ライン・コンタクト領
    域を形成する工程と、 をさらに含むことを特徴とする請求項９記載の集積回路
    ・共有ゲート・セルの形成方法。
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