JP4750245B2 - Mis電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明はSOI構造の半導体集積回路に係り、特に高速、高信頼且つ高集積なSOI構造のショートチャネルのMIS電界効果トランジスタに関する。
従来、SOI構造のショートチャネルのMIS電界効果トランジスタに関しては、サイドウオールを利用したLDD構造のショートチャネルのMIS電界効果トランジスタを周囲を絶縁膜で分離されたSOI基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のSOI基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、またSOI基板下の導電体(半導体基板又は下層配線)にゲート電極に印加される電圧と異なる電圧が印加された場合、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点があった。
そこで、さらなる微細化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリークを防止できるSOI構造のショートチャネルのMIS電界効果トランジスタを形成できる手段が要望されている。
【0002】
【従来の技術】
図13は従来のMIS電界効果トランジスタの模式側断面図で、貼り合わせSOIウエハーを使用して形成したSOI型のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、51はp型の第1のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はp型の第2のシリコン基板(SOI基板)、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はn型ソースドレイン領域、56はn+ 型ソースドレイン領域、57はゲート酸化膜(SiO2)、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はPSG膜、63はバリアメタル(Ti/TiN )、64はプラグ(W)、65はバリアメタル(Ti/TiN )、66はAlCu配線、67はバリアメタル(Ti/TiN )を示している。
同図においては、p型の第1のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のp型の第2のシリコン基板(SOI基板)53が形成され、このp型の第2のシリコン基板(SOI基板)53にはNチャネルのLDD構造のMIS電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、SOI基板を完全空乏化させるためかなりの薄膜化(0.1 μm程度)が必要で、電極コンタクト窓開孔時のPSGのエッチングの際、ソースドレイン領域を形成しているSOI基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、また単一の導電型のMIS電界効果トランジスタのみを形成している場合は第1のシリコン基板にオフ電圧を印加しておけば、SOI基板底部にチャネルが生じることは避けられ、バックチャネルリークは防止できるが、C−MOSを形成する場合(NチャネルのMIS電界効果トランジスタとPチャネルのMIS電界効果トランジスタではオンとオフが逆になる)または単一の導電型のMIS電界効果トランジスタのみを形成していても、ゲート電圧と異なる電圧が印加される下層配線が存在する場合はSOI基板底部に発生するバックチャネルリークを防止できないという欠点があった。
【0003】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したMIS電界効果トランジスタを得るためには完全空乏化させた薄膜のSOI基板が必要とされ、この薄膜化されたSOI基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているSOI基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びC−MOSを形成する場合またはSOI基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを完全に防止できなかったこと等より高速、高集積、高信頼を併せ持つSOI構造のショートチャネルのMIS電界効果トランジスタを形成できなかったことである。
【0004】
【課題を解決するための手段】
上記課題は、第1の半導体基板と、前記第1の半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に離間して設けられた一対の導電膜(メタルソースドレイン領域)と、前記一対の導電膜(メタルソースドレイン領域)間に、前記一対の導電膜(メタルソースドレイン領域)の対向する2側面の一部に接して設けられた第2の半導体基板(SOI基板)と、前記一対の導電膜(メタルソースドレイン領域)との接触部の前記第2の半導体基板(SOI基板)に設けられた一対の不純物領域(ソースドレイン領域の一部)と、少なくとも前記第2の半導体基板(SOI基板)の下面に設けられた第1のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)下に埋設された第1のゲート電極と、少なくとも前記第2の半導体基板(SOI基板)の上面に設けられた第2のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)上に埋設された第2のゲート電極と、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記一対の導電膜(メタルソースドレイン領域)、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられている本発明のMIS電界効果トランジスタによって解決される。
【0005】
【作 用】
即ち、本発明のMIS電界効果トランジスタにおいては、p型の第1のシリコン基板上に設けられた酸化膜上に一対のメタルソースドレイン領域(W)が設けられ、このメタルソースドレイン領域間にメタルソースドレイン領域の一部に接してp型の第2のシリコン基板(SOI基板)が設けられ、対向するメタルソースドレイン領域にそれぞれ接して、p型のSOI基板に一対のn+ 型及びn型ソースドレイン領域が設けられており、またp型のSOI基板の下面及び対向するメタルソースドレイン領域の下部側面には第1のゲート酸化膜(SiO2/Ta2O5 )が設けられ、この第1のゲート酸化膜を介してバリアメタル(TiN )を有する第1のゲート電極(W)が平坦に埋め込まれており、またp型のSOI基板の上面には第2のゲート酸化膜(SiO2/Ta2O5 )が設けられ、対向するメタルソースドレイン領域の上部側面には側壁絶縁膜(SiO2)が設けられ、この第2のゲート酸化膜及び埋め込み絶縁膜を介してバリアメタル(TiN )を有する第2のゲート電極(W)が平坦に埋め込まれている。この第1及び第2のゲート電極(同電位に接続される)はバリアメタル(Ti/TiN )及びプラグ(W)を介して上下にバリアメタル(Ti/TiN )を有するAlCu配線に接続され、ゲート電圧が印加され、一対のメタルソースドレイン領域にはバリアメタル(Ti/TiN )及びプラグ(W)を介して上下にバリアメタル(Ti/TiN )を有するAlCu配線に接続され、それぞれソース電圧及びドレイン電圧が印加されており、周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)によって完全に絶縁分離されている構造を有するMIS電界効果トランジスタが形成されている。
したがって、SOI基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能である。また厚膜のメタルソースドレイン領域(W)で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。さらに高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。そのうえSOI基板の上下に(若干の構造の変形により両サイドにも)ゲート電極を形成できるため、バックチャネルリークを(両サイドにもゲート電極を形成できる場合はサイドチャネルリークも)完全に防止できるだけでなく、第2のゲート電極の印加電圧に連動してバックチャネルにも(サイドチャネルにも)可能な限り十分な駆動電流を流すことが可能で高信頼性及び高速化が達成できる。また薄膜のSOI基板上にゲート構造を形成しているので、SOI基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもできる。さらに第1及び第2のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第1のゲート酸化膜を介して形成した第1のゲート電極に自己整合して各要素(メタルソースドレイン領域、SOI基板、第2のゲート酸化膜及び側壁絶縁膜を介した第2のゲート電極、低濃度及び高濃度の不純物ソースドレイン領域)を形成することもできる。そのうえ素子分離領域の第2の絶縁膜、メタルソースドレイン領域及び第2のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型メタルソースドレイン構造のSOI型のMIS電界効果トランジスタを得ることができる。
【0006】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図1は本発明のMIS電界効果トランジスタにおける第1の実施例の模式平面図、図2は本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図(図1のp−p矢視断面図)、図3は本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図(図1のq−q矢視断面図)、図4は本発明のMIS電界効果トランジスタにおける第2の実施例の模式平面図、図5は本発明のMIS電界効果トランジスタにおける第2の実施例の模式側断面図(図4のq−q矢視断面図)、図6は本発明のMIS電界効果トランジスタにおける第3の実施例の模式側断面図、図7〜図12は本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図1〜図3は本発明のMIS電界効果トランジスタにおける第1の実施例で、図1は模式平面図、図2は模式側断面図(図1のp−p矢視断面図、MIS電界効果トランジスタのチャネル長方向)、図3は模式側断面図(図1のq−q矢視断面図、MIS電界効果トランジスタのチャネル幅方向)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm-3程度のp型の第1のシリコン基板、2は0.5μm 程度の貼り合わせ用酸化膜(SiO2)、3は厚さ0.1μm 程度のp型の第2のシリコン基板(SOI基板)、4は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)、5は厚さ0.5μm 程度のメタルソースドレイン領域(W)、6は15nm程度の第1のゲート酸化膜(SiO2/Ta2O5 )、7は20nm程度のバリアメタル(TiN )、8はゲート長0.2 μm程度の第1のゲート電極(W)、9は15nm程度の第2のゲート酸化膜(SiO2/Ta2O5 )、10は20nm程度のバリアメタル(TiN )、11はゲート長0.2 μm程度の第2のゲート電極(W)、12は1017cm-3程度のn型ソースドレイン領域、13は1020cm-3程度のn+ 型ソースドレイン領域、14は15nm程度の側壁絶縁膜(SiO2)、15は0.8μm 程度の燐珪酸ガラス(PSG )膜、16は50nm程度のバリアメタル(Ti/TiN )、17はプラグ(W)、18は50nm程度のバリアメタル(Ti/TiN )、19は0.8μm程度のAlCu配線、20は50nm程度のバリアメタル(Ti/TiN )を示している。
同図においては、p型の第1のシリコン基板1上に設けられた酸化膜2上に一対のメタルソースドレイン領域(W)5が設けられ、このメタルソースドレイン領域5間にメタルソースドレイン領域5の一部に接してp型の第2のシリコン基板(SOI基板)3が設けられ、対向するメタルソースドレイン領域5にそれぞれ接してp型のSOI基板3にn+ 型ソースドレイン領域13が設けられ、このn+ 型ソースドレイン領域13に接してn型ソースドレイン領域12が設けられており、またp型のSOI基板3の下面及び対向するメタルソースドレイン領域5の下部側面には第1のゲート酸化膜(SiO2/Ta2O5 )6が設けられ、この第1のゲート酸化膜6を介してバリアメタル(TiN )7を有する第1のゲート電極(W)8が平坦に埋め込まれており、またp型のSOI基板3の上面には第2のゲート酸化膜(SiO2/Ta2O5 )9が設けられ、対向するメタルソースドレイン領域5の上部側面には側壁絶縁膜(SiO2)14が設けられ、この第2のゲート酸化膜9及び側壁絶縁膜14を介してバリアメタル(TiN )10を有する第2のゲート電極(W)11が平坦に埋め込まれている。この第1及び第2のゲート電極(8、11)はバリアメタル(Ti/TiN )16及びプラグ(W)17を介して上下にバリアメタル(Ti/TiN )(18、20)を有するAlCu配線19に接続され、ゲート電圧が印加され、一対のメタルソースドレイン領域5にはバリアメタル(Ti/TiN )16及びプラグ(W)17を介して上下にバリアメタル(Ti/TiN )(18、20)を有するAlCu配線19に接続され、それぞれソース電圧及びドレイン電圧が印加されており、周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)4によって完全に絶縁分離されている構造を有するMIS電界効果トランジスタが形成されている。
したがって、SOI基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能である。また厚膜のメタルソースドレイン領域(W)で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。さらに高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。そのうえSOI基板の上下にゲート電極を形成できるため、オフ時のバックチャネルリークを完全に防止できるばかりでなく、第2のゲート電極の印加電圧に連動して、オン時において、フロントチャネルばかりでなく、バックチャネルにも可能な限りの駆動電流を流すことが可能で、高信頼性及び高速化が達成できる。また薄膜のSOI基板上にゲート構造を形成しているので、SOI基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもできる。さらに第1及び第2のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第1のゲート酸化膜を介して形成した第1のゲート電極に自己整合して各要素(メタルソースドレイン領域、SOI基板、第2のゲート酸化膜及び側壁絶縁膜を介した第2のゲート電極、低濃度及び高濃度の不純物ソースドレイン領域)を形成することもできる。そのうえ素子分離領域の第2の絶縁膜、メタルソースドレイン領域及び第2のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つダマシン二重ゲート型メタルソースドレイン構造のSOI型のMIS電界効果トランジスタを得ることができる。
【0007】
図4及び図5は本発明のMIS電界効果トランジスタにおける第2の実施例で、図4は模式平面図、図5は模式側断面図(図4のq−q矢視断面図でMIS電界効果トランジスタのチャネル幅方向を示す。図4のp−p矢視断面図はMIS電界効果トランジスタのチャネル長方向で図2と同じ)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜20は図1〜図3と同じ物を示している。
同図においては、第1及び第2のゲート電極の両端で第1及び第2のゲート電極を接続する配線体を設けており、この配線体(厳密にはバリアメタルを介したプラグ)をサイドゲート電極(ただし、ゲート酸化膜は素子分離領域形成用の厚い酸化膜となる)としている以外は第1の実施例と同じ構造のMIS電界効果トランジスタが形成されている。
本実施例においては、第1の実施例の効果に加え、オフ時のサイドチャネルリークを防止することができる。
【0008】
図6は本発明のMIS電界効果トランジスタにおける第3の実施例の模式側断面図(模式平面図は図4と同じで、図4のq−q矢視断面図でMIS電界効果トランジスタのチャネル幅方向を示す。図4のp−p矢視断面図はMIS電界効果トランジスタのチャネル長方向で図2と同じ)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜20は図1〜図3と同じ物を示している。
同図においては、第1及び第2のゲート電極の両端で第1及び第2のゲート電極を接続する配線体を設けており、第2のゲート電極を凹構造に形成し、第1のゲート電極とともに第1及び第2のゲート酸化膜を介してSOI基板を覆うような構造のゲート電極を形成している以外は第1の実施例と同じ構造のMIS電界効果トランジスタが形成されている。
本実施例においては、第1の実施例の効果に加え、オフ時のサイドチャネルリークを防止することばかりでなく、第2のゲート電極の印加電圧に連動して、オン時において、フロントチャネルばかりでなく、バックチャネル及びサイドチャネルにも可能な限りの駆動電流を流すことが可能で、より高信頼性及び高速化が達成できる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む2種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート(polySi/WSi)でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても本願発明は成立する。
【0009】
次いで本発明に係るMIS電界効果トランジスタの製造方法の一実施例について図7〜図12及び図2を参照して説明する。ただし、ここでは本発明のMIS電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図7
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の第2のシリコン基板3を選択的に異方性ドライエッチングして第1のトレンチを形成する。(位置合わせ用パターンもこの第1のトレンチにより形成する。)次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(SiO2)を成長し、異方性ドライエッチングして、第1のトレンチに埋め込み素子分離領域4を形成する。
図8
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、素子分離領域4の一部の酸化膜(後に形成する第1のゲート電極の接続用の引き出し部)を0.2μm 程度異方性ドライエッチングする。連続して、p型の第2のシリコン基板3を0.2μm 程度異方性ドライエッチングして第2のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第1のゲート酸化膜6(SiO2/Ta2O5 )を成長する。次いで20nm程度のバリアメタル(TiN )7及び0.2μm 程度の第1のゲート電極となるW膜8を連続スパッタにより成長する。次いで化学的機械研磨(Chemical Mech−anical Polishing 以後CMPと略称する)により第1のゲート電極用の第2のトレンチに埋め込み、第1のゲート酸化膜6、バリアメタル7及び第1のゲート電極8からなる埋め込みゲート電極構造を形成する。この際不要部の第1のゲート電極8、バリアメタル7及び第1のゲート酸化膜6も除去される。次いで酸化膜4、第1のゲート酸化膜6、バリアメタル7及び第1のゲート電極8をマスク層として、残されたp 型の第2のシリコン基板3を0.5μm 程度異方性ドライエッチングして第3のトレンチを形成する。次いで化学気相成長により、タングステン膜(W)を成長し、化学的機械研磨(CMP)により第3のトレンチに埋め込み、メタルソースドレイン領域(W)5を形成する。
図9
次いで素子分離領域4、メタルソースドレイン領域5及び第1のゲート電極8等が形成されたp型の第2のシリコン基板3に化学気相成長により、0.5μm 程度の膜厚の貼りあわせ用の酸化膜(SiO2)2を成長する。次いでp型の第1のシリコン基板1上に貼りあわせ用の酸化膜(SiO2)2を形成した方を下にしてp型の第2のシリコン基板3を重ね、1000°C程度のアニールを加えることにより、p型の第2のシリコン基板3をp型の第1のシリコン基板1上に貼り合わせる。次いでp型の第2のシリコン基板3を数μm程度まで機械研削(終点の目安は素子分離領域4の埋め込み酸化膜の露出)し、以後埋め込まれたメタルソースドレイン領域5が露出するまで化学的機械研磨(CMP)し、0.3μm 程度の膜厚の平坦なp型の第2のシリコン基板(SOI基板)3を形成する。こうしてp型の第2のシリコン基板3下面(図8までは上面)に形成した、酸化膜を埋め込んだ第1のトレンチにより形成した位置合わせ用パターンをp型の第2のシリコン基板3の上面に形成できる。以後この位置合わせ用パターンを使用してp型の第2のシリコン基板3の上面に各要素を形成することができる。
図10
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域5をマスク層として、素子分離領域4の一部の酸化膜(後に形成する第2のゲート電極の接続用の引き出し部)を0.2μm 程度異方性ドライエッチングする。連続して、p型の第2のシリコン基板3を0.2μm 程度異方性ドライエッチングして第4のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第2のゲート酸化膜9(SiO2/Ta2O5 )を成長する。次いで20nm程度のバリアメタル(TiN )10及び0.2μm 程度の第2のゲート電極となるW膜11を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により第2のゲート電極用の第4のトレンチに埋め込み、第2のゲート酸化膜9、バリアメタル10及び第2のゲート電極11からなる埋め込みゲート電極構造を形成する。この際不要部の第2のゲート電極11、バリアメタル10及び第2のゲート酸化膜9も除去される。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域5をマスク層として、メタルソースドレイン領域5の側面に形成した第2のゲート酸化膜9を異方性ドライエッチングして第5のトレンチを形成する。次いで第5のトレンチ下に露出したp型の第2のシリコン基板(SOI基板)3に燐をイオン注入する。次いでレジスト(図示せず)を除去する。次いで950°C程度のN2アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域12を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域5をマスク層として、第5のトレンチ下に露出したp型の第2のシリコン基板(SOI基板)3に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900°C程度のN2アニールを加えることにより、若干の横方向拡散を含むn+ 型ソースドレイン領域13を形成する。
図11
次いで化学気相成長酸化膜(SiO2)14を成長する。次いで化学的機械研磨(CMP)により第5のトレンチに埋め込む。次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス(PSG )膜15を成長する。
図12
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜15を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。連続して通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層(2層のレジストのマスク層)として、第1及び第2のゲート電極(8、11)の接続を取る電極コンタクト窓のみを開孔し(図3参照)、第2のゲート電極11、バリアメタル10、第2のゲート酸化膜9、酸化膜4及び第1のゲート酸化膜6を順次異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いで化学気相成長のブランケット法により全面にW膜を成長し、異方性ドライエッチングして埋め込みプラグ(W)17を形成する。この際不要部のW膜17及びバリアメタル16もエッチング除去される。
図2
次いでスパッタにより、バリアメタルとなるTi、TiN を順次成長する。次いでスパッタにより、配線となるAl(数%のCuを含む)を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数%のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線19を形成し、MIS電界効果トランジスタを完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えないし、またMIS電界効果トランジスタの閾値電圧の決定に際して、p型のSOI基板そのままを使用しているが、硼素のイオン注入によりSOI基板の濃度を制御してもよい。
また上記製造方法においては、SOI基板の膜厚の制御に関し、p型の第2のシリコン基板の上面及び下面の双方をエッチングすることによりおこなっているが、p型の第2のシリコン基板の上面(最終図面では下面)に形成する薄い酸化膜及び0.2 μm程度の窒化膜(Si3N4 )を利用し、窒化膜及び酸化膜をエッチングしてできる段差部に第1のゲート酸化膜及び第1のゲート電極を埋め込むように形成すれば、p型の第2のシリコン基板の下面(最終図面では上面)のみのエッチングにより薄膜のSOI基板の制御をおこなうこともできる。
また上記製造方法においては、第2のゲート電極形成後に不純物によるソースドレイン領域を形成しているが、上記ゲート電極をダミー電極とし、不純物によるソースドレイン領域を形成後、一旦ダミー電極及びダミーのゲート酸化膜をエッチング除去して後、第2のゲート酸化膜及び低融点金属からなるより低抵抗の第2のゲート電極(Al等)を形成してもよい。この場合は製造工程がやや多くなり、第1のゲート電極(W等)と第2のゲート電極(Al等)は異なるが、メモリ等でゲート電極配線をワードラインとしたい場合は特に有効である。
【0010】
第3の実施例のMIS電界効果トランジスタを製造する場合は、図10において第4のトレンチを形成する際、第1のゲート電極の接続用の引き出し部が露出するまで素子分離領域を形成している酸化膜及び第1のゲート酸化膜を異方性ドライエッチングし、連続してp型の第2のシリコン基板(SOI基板)を0.2 μm程度異方性ドライエッチングすることにより第4のトレンチを形成し、レジスト除去後、第2のゲート酸化膜を介して第4のトレンチを第2のゲート電極で埋め込めば、SOI基板の周囲を第1及び第2のゲート酸化膜を介して第1及び第2のゲート電極で覆うような構造に形成できる。以後前述した工程と同様の工程をおこなえば第3の実施例のMIS電界効果トランジスタを製造することが可能である。
【0011】
【発明の効果】
以上説明のように本発明によれば、第1の半導体基板上に絶縁膜を介して貼り合わせられた第2の半導体基板からなるSOI基板に形成するMIS電界効果トランジスタにおいて、大部分のソースドレイン領域をメタル層で形成し、第2の半導体基板(SOI基板)にはチャネル領域、低濃度及び高濃度のソースドレイン領域を形成し、メタルソースドレイン領域間の第2の半導体基板(SOI基板)の上下にそれぞれ高誘電率のゲート酸化膜を介して低抵抗な高融点金属のゲート電極をセルフアラインに平坦に埋め込み、この上下のゲート電極を接続した構造を有するSOI型のMIS電界効果トランジスタを形成している。
したがって、SOI構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減、SOI基板上下のゲート電極形成によるオフ時のバックチャネルリークの防止(サイドゲート電極付きの場合はサイドチャネルリーク防止)及びオン時のバックチャネルによる駆動電流増加(サイドゲート電極付きの場合はさらにサイドチャネルによる駆動電流増加)、完全空乏化したSOI基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、MIS電界効果トランジスタの各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型メタルソースドレイン構造のSOI型のMIS電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図1】 本発明のMIS電界効果トランジスタにおける第1の実施例の模式平面図
【図2】 本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図(図1のp−p矢視断面図)
【図3】 本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図(図1のq−q矢視断面図)
【図4】 本発明のMIS電界効果トランジスタにおける第2の実施例の模式平面図
【図5】 本発明のMIS電界効果トランジスタにおける第2の実施例の模式側断面図(図4のq−q矢視断面図)
【図6】 本発明のMIS電界効果トランジスタにおける第3の実施例の模式側断面図
【図7】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図8】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図9】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図10】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図11】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図12】 本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図13】 従来のMIS電界効果トランジスタの模式側断面図
【符号の説明】
1 p型の第1のシリコン基板
2 貼り合わせ用酸化膜(SiO2)
3 p型の第2のシリコン基板(SOI基板)
4 素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)
5 メタルソースドレイン領域(W)
6 第1のゲート酸化膜(SiO2/Ta2O5 )
7 バリアメタル(TiN )
8 第1のゲート電極(W)
9 第2のゲート酸化膜(SiO2/Ta2O5 )
10 バリアメタル(TiN )
11 第2のゲート電極(W)
12 n型ソースドレイン領域
13 n+ 型ソースドレイン領域
14 側壁絶縁膜(SiO2)
15 燐珪酸ガラス(PSG )膜
16 バリアメタル(Ti/TiN )
17 プラグ(W)
18 バリアメタル(Ti/TiN )
19 AlCu配線
20 バリアメタル(Ti/TiN )
Claims (5)
- 第1の半導体基板と、前記第1の半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に離間して設けられた一対の導電膜(メタルソースドレイン領域)と、前記一対の導電膜(メタルソースドレイン領域)間に、前記一対の導電膜(メタルソースドレイン領域)の対向する2側面の一部に接して設けられた第2の半導体基板(SOI基板)と、前記一対の導電膜(メタルソースドレイン領域)との接触部の前記第2の半導体基板(SOI基板)に設けられた一対の不純物領域(ソースドレイン領域の一部)と、少なくとも前記第2の半導体基板(SOI基板)の下面に設けられた第1のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)下に埋設された第1のゲート電極と、少なくとも前記第2の半導体基板(SOI基板)の上面に設けられた第2のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)上に埋設された第2のゲート電極と、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記一対の導電膜(メタルソースドレイン領域)、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられていることを特徴とするMIS電界効果トランジスタ。
- 前記配線体をチャネル幅方向の前記第2の半導体基板(SOI基板)の、少なくとも1側面に前記第2の絶縁膜を介して設け、側面ゲート電極となし、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
- 前記第2の半導体基板(SOI基板)の周囲に覆設された前記第1及び第2のゲート絶縁膜を介して前記第1及び第2のゲート電極が覆設され、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
- 前記第1のゲート電極に自己整合して、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記一対の不純物領域(ソースドレイン領域の一部)及び前記第2のゲート電極が設けられ、且つ前記第1及び第2のゲート電極のゲート電極長が同じ長さに形成されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
- 第2の半導体基板の下面に選択的に第1のトレンチを形成する工程と、前記第1のトレンチに第2の絶縁膜を埋め込む工程と、前記第2の絶縁膜の一部及び前記第2の半導体基板の下面に第2のトレンチを選択的に形成する工程と、前記第2のトレンチの底面及び側面に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を介して前記第2のトレンチに第1のゲート電極を埋め込む工程と、前記第2の半導体基板の下面に選択的に前記第2のトレンチより深い第3のトレンチを形成する工程と、前記第3のトレンチに導電膜を埋め込む工程と、前記第2の半導体基板下に第1の絶縁膜を形成する工程と、前記第2の半導体基板下に前記第1の絶縁膜を介して第1の半導体基板を貼り合わせる工程と、前記第2の半導体基板の上面を平坦に薄膜化し、前記第2の絶縁膜及び前記導電膜を露出する工程と、前記第2の絶縁膜の一部及び前記第2の半導体基板の上面に前記第1のゲート絶縁膜に達しない第4のトレンチを選択的に形成する工程と、前記第4のトレンチの底面及び側面に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜を介して前記第4のトレンチに第2のゲート電極を埋め込む工程と、前記第4のトレンチの側面の前記第2のゲート絶縁膜を除去し、第5のトレンチを選択的に形成する工程と、前記第5のトレンチ下の前記第2の半導体基板に不純物領域を形成する工程と、前記第5のトレンチに第3の絶縁膜を埋め込む工程と、前記第1及び第2のゲート電極を配線体で接続する工程と、を記載された順に行うことを特徴とするMIS電界効果トランジスタの製造方法。
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