JP2004221596A - 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整 - Google Patents

金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整 Download PDF

Info

Publication number
JP2004221596A
JP2004221596A JP2004007398A JP2004007398A JP2004221596A JP 2004221596 A JP2004221596 A JP 2004221596A JP 2004007398 A JP2004007398 A JP 2004007398A JP 2004007398 A JP2004007398 A JP 2004007398A JP 2004221596 A JP2004221596 A JP 2004221596A
Authority
JP
Japan
Prior art keywords
metal
thickness
work function
forming
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004007398A
Other languages
English (en)
Other versions
JP4513087B2 (ja
Inventor
Wei Gao
ガオ ウェイ
Ono Yoshi
オノ ヨシ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JP2004221596A publication Critical patent/JP2004221596A/ja
Application granted granted Critical
Publication of JP4513087B2 publication Critical patent/JP4513087B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 ＣＭＯＳデバイスのＰＭＯＳおよびＮＭＯＳゲートで共通の材料が使用でき、同じゲート金属材料を使用して異なる仕事関数が生成できるスタック金属ゲートＭＯＳＦＥＴおよび製造方法が提供される。
【解決手段】 方法は、チャネル領域上に配置されるゲート酸化物層を形成するステップと、ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、第１厚さおよび第２厚さの組み合わせに応じるゲート仕事関数を設定するステップとを含む。１つの実施例において、第１金属層は、約１．５ナノメートル（ｎｍ）より小さい厚さを有し、第２金属は、約１０ｎｍより大きい厚さを有する。ここで、ゲート仕事関数を設定するステップは、第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む。
【選択図】図１

Description

本発明は、一般にＣＭＯＳ製造プロセスに関する。より詳細には、本発明は、スタック金属ゲートを使用してゲート仕事関数およびトランジスタしきい値電圧を制御するＣＭＯＳデバイスに関する。
相補金属酸化物半導体（ＣＭＯＳ）回路におけるＮＭＯＳおよびＰＭＯＳ構成要素のしきい値電圧（Ｖｔｈ）は、速度、待機電流および動作電流性能特性に大きく影響する。Ｖｔｈは、「オフ」電流を最小にしながら「オン」電流を最大にするように設定しなければならない。通常、これは回路設計およびアプリケーションによって決定されるトレードオフである。典型的に、Ｖｔｈは、Ｖｔｈ調節注入を有するトランジスタのチャネル領域における降下レベルの微調整を介して調節される。トランジスタの形状サイズはスケールダウンに寄与するので、短チャネル効果の低減かつパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）と注入およびアニーリングによるドレイン誘導バリア低下の低減のための対策は、デバイス速度を非常に制限する。
Ｖｔｈを調節する別の方法として、ゲートの仕事関数が制御され得る。これは、通常、ゲートポリシリコンへの注入によってなされる。ここで、ＮＭＯＳには、ゲートにドナー型ドーパントを注入し、ＰＭＯＳゲートにはアクセプタ型ドーパントを注入する。しかし、ドープされたポリシリコンゲートを使用すると別の問題が生じる。ゲート誘電体を通ってチャネルへドーパントが拡散することは、Ｖｔｈおよびゲート誘電体の近傍のポリシリコン空乏に影響し、トランジスタの性能を制限する。この拡散問題は金属ゲート材料を使用することによって対処される。
金属ゲート技術を使用すると、ＮおよびＰ型のＭＯＳＦＥＴに対して適切な仕事関数材料を選択する必要がある。仕事関数は、フェルミ順位から真空へ電子を除去するために必要なエネルギーである。仕事関数は、異なる材料間、および異なる金属間でさえ、異なる。ＮＭＯＳおよびＰＭＯＳの必要とする仕事関数は異なるので、通常その金属材料は異なる。
従来の製造プロセスは、ポリシリコンの選択に組み合わせたチャネル注入か、または金属ゲート材料のいずれかを使用してきた。したがって、ゲートの仕事関数は、ゲート金属材料の選択に影響されてきた。相補ＮＭＯＳおよびＰＭＯＳに必要とされるようにトランジスタに同じウェハ上に異なるゲート仕事関数を生成するには、異なるゲート材料が必要とされてきた。しかし、ＮＭＯＳおよびＰＭＯＳゲートにおいて完全に異なる金属材料を使用すると、製造ステップ数が増え、かつ複雑となって望ましくない。
ＣＭＯＳデバイスのＰＭＯＳおよびＮＭＯＳゲートで共通の材料が使用できれば利点となる。
同じゲート金属材料を使用して異なる仕事関数が生成できれば利点となる。
本発明は、ゲート誘電体上のデュアル金属スタックにおける金属の厚さの調節に応じてトランジスタのＶｔｈを微調整することを可能にする。例えば、デュアル金属ゲートスタックの底部金属厚さを調整することによって、ゲートの仕事関数は、一つの金属の値と他方の金属の値との間で変化させ得る。
したがって、金属ゲートスタックを有するＭＯＳＦＥＴトランジスタにおけるしきい値電圧を設定するための方法が提供される。方法は、チャネル領域上に配置されるゲート酸化物層を形成するステップと、ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップとを含む。
１つの実施例において、第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい第１厚さを含む。第２金属を形成するステップは、約１０ｎｍより大きい第２厚さを含む。ここで、ゲート仕事関数を設定するステップは、第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む。あるいは、第１金属層を形成するステップは、約２０ｎｍより大きい第１厚さを含む。ここで、ゲート仕事関数を設定するステップは、第１金属第１厚さに実質的に応じるようにゲート仕事関数を設定するステップを含む。
さらに言い換えると、第１金属層を形成するステップは、低仕事関数を有する第１金属を含み、第２金属を形成するステップは、高仕事関数を有する第２金属を含む。ここで、ゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含む。あるいは、第１金属層は高仕事関数を有し得、第２金属層は低仕事関数を有し得る。
本発明の方法は、金属ゲートスタックを有するＭＯＳＦＥＴトランジスタにおいて、しきい値電圧を設定する方法であって、チャネル領域上に配置されるゲート酸化物層を形成するステップと、該ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、該第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップとを含み、これにより、上記目的が達成される。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含んでもよい。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第１厚さを含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じるゲート仕事関数を設定するステップを含んでもよい。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、低仕事関数を有する該第１金属を含み、前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、該高仕事関数を有する第２金属を含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含んでもよい。
前記低仕事関数を有する第１金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第１金属材料を含み、前記高仕事関数を有する第２金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第２金属を含んでもよい。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、高仕事関数を有する該第１金属を含み、前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、該低仕事関数を有する第２金属を含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含んでもよい。
前記高仕事関数を有する第１金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第１金属を含み、前記低仕事関数を有する第２金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される該第２金属材料を含んでもよい。
前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、該第２金属を該第２厚さより大きな初期厚さに堆積するステップと、該初期厚さマイナス該第２厚さに等しい該第２金属厚さの層を、化学エッチングおよび化学機械研磨（ＣＭＰ）を含む群から選択されるプロセスによって、除去するステップとを含んでもよい。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、該第１金属を該第１厚さより大きな初期厚さに堆積するステップと、該初期厚さマイナス該第１厚さに等しい該第１金属厚さの層を、化学エッチングおよび化学機械研磨（ＣＭＰ）を含む群から選択されるプロセスによって、除去するステップとを含んでもよい。
前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第１金属第１厚さを形成するステップ含んでもよい。
前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、しきい値電圧（Ｖｔｈ）を設定するステップを含んでもよい。
本発明の方法は、金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴトランジスタにおいて、しきい値電圧を設定する方法であって、ＮＭＯＳおよびＰＭＯＳチャネル領域上に配置されるゲート酸化物層を形成するステップと、該ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、該ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップと、該第１厚さを有する第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、該第３厚さを有する第１金属層上に配置される第４厚さを有する第２金属層を形成するステップと、該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップと、該第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップとを含み、これにより、上記目的が達成される。
前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、該第１金属を該第１厚さに堆積するステップと、該第１金属を該第３厚さにエッチングするステップとを含んでもよい。
前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、該第１金属を該第１厚さに堆積するステップと、該第１金属をゼロに等しい該第３厚さにエッチングするステップとを含んでもよい。
前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じる仕事関数を設定するステップを含み、前記第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第２金属第４厚さに実質的に応じる仕事関数を設定するステップを含んでもよい。
前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じる仕事関数を設定するステップを含み、前記第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第１金属第３厚さに実質的に応じる仕事関数を設定するステップを含んでもよい。
前記ＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、低仕事関数を有する該第１金属を含み、前記第１金属層上に配置される第２金属層を形成するステップは、高仕事関数を有する該第２金属を含んでもよい。
前記低仕事関数を有する第１金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料である該第１金属を含み、前記高仕事関数を有する第２金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料である該第２金属を含んでもよい。
前記ＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、高仕事関数を有する該第１金属を含み、前記第１金属層上に配置される第２金属層を形成するステップは、低仕事関数を有する該第２金属を含んでもよい。
前記高仕事関数を有する第１金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料である該第１金属を含み、前記低仕事関数を有する第２金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料である該第２金属を含んでもよい。
前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含んでもよい。
前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、前記第１金属層上に配置される第４厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、前記第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第２金属第４厚さに実質的に応じるゲート仕事関数を設定するステップを含んでもよい。
前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第１厚さを含み、前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じる該ＮＭＯＳゲート仕事関数を設定するステップを含んでもよい。
前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第３厚さを含み、前記第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第１金属第３厚さに実質的に応じる該ＰＭＯＳゲート仕事関数を設定するステップを含んでもよい。
前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第１厚さを形成するステップを含み、前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第３厚さを形成するステップを含んでもよい。
本発明のＭＯＳＦＥＴは、シリコンチャネル領域と、該チャネル領域上に配置されるゲート酸化物層と、ゲートであって、該ゲート酸化物層上に配置される第１厚さを有する第１金属層と、該第１金属層上に配置される第２厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、該第１金属第１厚さおよび該第２金属第２厚さに応じるゲート仕事関数とを含み、これにより、上記目的が達成される。
前記第１金属第１厚さは、約１．５ナノメートル（ｎｍ）より小さく、前記第２金属第２厚さは、約１０ｎｍより大きく、前記ゲート仕事関数は、該第２金属第２厚さに実質的に応じてよい。
前記第１金属第１厚さは、約２０ｎｍより大きく、前記ゲート仕事関数は、該第１金属第１厚さに実質的に応じてよい。
前記第１金属は、低仕事関数を有し、前記第２金属は、高仕事関数を有し、前記ゲート仕事関数は、高および低仕事関数の組み合わせに応じてよい。
前記第１金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料であり、前記第２金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含んでよい。
前記第１金属は、高仕事関数を有し、前記第２金属は、低仕事関数を有し、前記ゲート仕事関数は、高および低仕事関数の組み合わせに応じてよい。
前記第１金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含み、前記第２金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料を含んでよい。
前記第１金属第１厚さは、０〜２０ｎｍの範囲でよい。
本発明のデュアルゲートＭＯＳＦＥＴは、ＮＭＯＳおよびＰＭＯＳチャネル領域上に配置されるゲート酸化物層と、該ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層と、該第１厚さを有する第１金属層上に配置される第２厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、該ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層と、該第３厚さを有する第１金属層上に配置される第４厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数と、該第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数とを含み、これにより、上記目的が達成される。
前記ＮＭＯＳゲート仕事関数は、前記第１金属第１厚さに実質的に応じ、前記ＰＭＯＳゲート仕事関数は、前記第２金属第４厚さに実質的に応じてよい。
前記ＮＭＯＳゲート仕事関数は、前記第２金属第２厚さに実質的に応じ、前記ＰＭＯＳゲート仕事関数は、前記第１金属第３厚さに実質的に応じてよい。
前記第１金属は、低仕事関数を有し、前記第２金属は、高仕事関数を有し、前記ＮＭＯＳおよびＰＭＯＳゲート仕事関数は、高および低仕事関数の組み合わせに応じてよい。
前記第１金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料であり、前記第２金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含んでよい。
前記第１金属は、高仕事関数を有し、前記第２金属は、低仕事関数を有し、前記ＮＭＯＳおよびＰＭＯＳゲート仕事関数は、高および低仕事関数の組み合わせに応じてよい。
前記第１金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含み、前記第２金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含んでよい。
前記第１金属第１厚さは、約１．５ナノメートル（ｎｍ）より小さく、前記第２金属第２厚さは、約１０ｎｍより大きく、前記ＮＭＯＳゲート仕事関数は、該第２金属第２厚さに実質的に応じてよい。
前記第１金属第３厚さは、約１．５ナノメートル（ｎｍ）より小さく、前記第２金属第４厚さは、約１０ｎｍより大きく、前記ＰＭＯＳゲート仕事関数は、該第２金属第４厚さに実質的に応じてよい。
前記第１金属第１厚さは、約２０ｎｍより大きく、前記ＮＭＯＳゲート仕事関数は、該第１金属第１厚さに実質的に応じてよい。
前記第１金属第３厚さは、約２０ｎｍより大きく、前記ＰＭＯＳゲート仕事関数は、該第１金属第３厚さに実質的に応じてよい。
前記第１金属第１厚さは、０〜２０ｎｍの範囲であり、前記第１金属第３厚さは、０〜２０ｎｍの範囲であってよい。
上記方法およびデュアル金属ゲートを有するＭＯＳＦＥＴデバイスのさらなる詳細を以下に示す。
本発明によれば、ゲート酸化物層上に配置される第１厚さを有する第１金属層が形成され、第１金属層上に配置される第２厚さを有する第２金属層が形成され、第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数が設定されえる。したがって、ＣＭＯＳデバイスのＰＭＯＳおよびＮＭＯＳゲートで共通の材料が使用できる。同じゲート金属材料を使用して異なる仕事関数が生成できる。その結果、ＮＭＯＳおよびＰＭＯＳゲートにおいて完全に異なる金属材料を使用する必要がなくなり、製造ステップ数を減らすことができる。
図１〜５は、本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する。図１は、ゲート作製前の本発明のＭＯＳＦＥＴ１００の部分断面図である。所望のデュアル金属ゲートを堆積する前に、ＭＯＳＦＥＴ構造を任意の当該技術水準の方法によって形成する。ゲート置換プロセスを例示する実施例を示す。しかし、本発明のプロセスはまた、自己アライニングゲートプロセスに適用可能である。シリコン（Ｓｉ）基板１０２、フィールド酸化物領域１０４、および基板１０２とフィールド酸化物領域１０４上に配置されるゲート誘電体１０６を示す。ゲート誘電体は、堆積または成長が可能な任意の種類の従来材料であり得る。
図２は、図１のＭＯＳＦＥＴの第１金属層の堆積後の部分断面図である。所望の厚さ（例えば、５０Å）を有する第１金属（または他のゲート材料）の薄膜層２００は、任意の技術水準の方法によって堆積される。構造の設計に依存して、薄膜の組成は、Ｗ、ＴｉまたはＴａのような元素膜、Ｔａ−ＮまたはＴｉ−Ｎのような二元材料、もしくは２つより多い元素からなる化合物であり得る。本発明は、いずれの特定リストの材料に制限されない。
図３は、図２のＭＯＳＦＥＴの第２金属層の堆積後の部分断面図である。所望の厚さ（例えば、２０００Å）を有する第２金属（または他のゲート材料）の層３００は、任意の技術水準の方法によって堆積される。構造の設計に依存して、薄膜の組成は、Ａｌ、ＰｔまたはＣｕのような元素膜、Ｗ−ＮまたはＴｉ−Ｎのような二元材料、もしくは２つより多い元素からなる化合物であり得る。本発明は、やはりいずれの特定リストの材料に制限されない。
図４は、図３のＭＯＳＦＥＴのエッチングプロセス後の断面図である。金属スタック２００／３００は、エッチングまたは化学機械研磨（ＣＭＰ）のいずれかによって所望されるような金属ゲートスタックを形成する。得られた構造は次に、必要に応じて、熱、電気または機械処理され得る。
図５は、完成したＭＯＳＦＥＴの部分断面図である。ＭＯＳＦＥＴ１００は、シリコンチャネル領域５００、およびチャネル領域５００上に配置されるゲート酸化物層１０６を含む。ゲート５０２は、ゲート酸化物層１０６上に配置される第１厚さ５０４を有する第１金属層２００を含む。第２金属層３００（第１金属層２００からの拡散なし）は第２厚さ５０６を有し、第１金属層２００上に配置される。ゲート５０２は、第１金属第１厚さ５０４および第２金属第２厚さ５０６に応じたゲート仕事関数を有する。
本明細書中、用語「拡散なし」は、２つの金属層がアニーリングプロセスによって意図的に拡散されないことを意味する。そのようなアニーリングプロセスは、例えば、２つの金属を完全に混合する（平衡状態に達する）ことを確実に行う。一般に、金属は互いに接触すると拡散する。しかし、場合によっては（例えば、ＴｉＮ／Ｐｔのような化合物／金属を使用する場合）、拡散量は少ない。拡散量の少ない上部金属もやはり拡散なしと考えられる。言い換えると、Ｔｉ／Ｐｔのような金属の組み合わせを使用する場合、少量の拡散は避けられないが、このような部分拡散は、より一般的な金属の拡散なし状態と矛盾はしない。いくつかの局面において、２つの金属層の間には組成が変化していく界面層が形成され得る。ここで、界面層が拡散なし金属スタック厚さの小さな部分から形成される、拡散なし金属の２つ層が存在する。
ＭＯＳＦＥＴのいくつかの局面において、第１金属第１厚さ５０４は、約１．５ナノメートル（ｎｍ）未満であり、第２金属第２厚さ５０６は、約１０ｎｍ未満である。用語「約」または「およそ」は、従来のＩＣ製造許容範囲を認識した上でこれらの厚さ（および下記の他の厚さ）を示すために使用される。上記の例において、ゲート仕事関数は、第１金属第１厚さが比較的薄いと考えられるので、第２金属第２厚さに実質的に応じる。本明細書中、用語「実質的に」は、「主に」を意味する。例えば、ゲート仕事関数が第２金属第２厚さに実質的に応じる場合は、第１金属第１厚さが比較的大きく変化しても総仕事関数は比較的小さな変化しか生じない。実際には、第１金属第１厚さ５０４は０〜２０ｎｍの範囲である。第１金属第１厚さ５０４が約２０ｎｍより大きい場合、第１厚さは比較的厚いと考えられ、ゲート仕事関数は第１金属第１厚さに実質的に応じる。これらは、第１または第２金属厚さのいずれかが他方より圧倒的に大きい極端な状態である。第１金属第１厚さ５０４が１．５〜２０ｎｍの範囲にある場合、仕事関数は両方の金属層の厚さに依存するようになる。第１および第２厚さの組み合わせ効果は、第１金属第１厚さ５０４が１．５〜１０ｎｍの範囲にある場合にさらにより著しい。
一般に、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴａＮおよび等価な金属は仕事関数が低く、他方Ｐｔ、Ｉｒ、Ｎｉ、Ｃｏ、ＷＮおよび等価な金属は仕事関数が高い。ＭＯＳＦＥＴのいくつかの局面において、第１金属２００は低い仕事関数を有し、第２金属３００は高い仕事関数を有する。ゲート仕事関数は、高いおよび低い仕事関数の組み合わせに応じる。例えば、第１金属２００は、Ｗ、Ｔｉ、Ｔａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属であり得る。第２金属３００は、Ｉｒ、ＰｔまたはＣｕのような元素金属またはＷ−ＮおよびＴｉ−Ｎのような二元金属であり得る。あるいは、第１金属２００が高い仕事関数を有し、第２金属３００が低い仕事関数を有する。例えば、第２金属３００は、Ｗ、Ｔｉ、Ｔａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属であり得る。第１金属２００は、Ｉｒ、ＰｔまたはＣｕのような元素金属またはＷ−ＮおよびＴｉ−Ｎのような二元金属であり得る。上記リストの金属は、可能な材料をすべて含むリストではない。他の材料も使用され得る。
図６は、金属ゲートスタックを有する本発明のデュアルゲートＭＯＳＦＥＴ６００の部分断面図である。ＭＯＳＦＥＴ６００は、ＮＭＯＳおよびＰＭＯＳチャネル領域６０６／６０８それぞれの上に配置されるゲート酸化物層６０２／６０４を含む。第１金属層６１０は、第１厚さ６１２を有し、ＮＭＯＳゲート酸化物層６０２上に配置される。第２金属層６１４は、第１金属層６１０への拡散がなく、第２厚さ６１６を有し、第１金属第１厚さ６１２上に配置される。ＮＭＯＳゲート仕事関数は、第１金属第１厚さ６１２および第２金属第２厚さ６１６の組み合わせに応じる。
第１金属層６１０は、第３厚さ６１８を有し、ＰＭＯＳゲート酸化物層６０４上に配置される。第２金属層６１４は、第１金属層６１０への拡散がなく、第４厚さ６２０を有し、第１金属第３厚さ６１８上に配置される。ＰＭＯＳゲート仕事関数は、第１金属第３厚さ６１８および第２金属第４厚さ６２０の組み合わせに応じる。
いくつかの局面において、ＮＭＯＳゲート仕事関数は、第１金属第１厚さに実質的に応じ、ＰＭＯＳゲート仕事関数は第２金属第４厚さに実質的に応じる。例えば、第１厚さが２０ｎｍより大きく、第３厚さが１．５ｎｍより小さい場合である。あるいは、例えば、ＮＭＯＳゲート仕事関数は第２金属第２厚さ（例えば、第１厚さが１．５ｎｍより小さい場合）に実質的に応じ、ＰＭＯＳゲート仕事関数は第１金属第３厚さ（第３厚さは比較的厚く、例えば、１０ｎｍより大きい）に実質的に応じる。
第１金属６１０は低い仕事関数を有し、第２金属６１４は高い仕事関数を有して、ＮＭＯＳおよびＰＭＯＳゲート仕事関数が高いおよび低い仕事関数の組み合わせに応じるようにし得る。例えば、第１金属６１０は、Ｗ、Ｔｉ、またはＴａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属であり得る。第２金属６１４は、Ａｌ、ＰｔまたはＣｕのような元素金属またはＷ−ＮおよびＴｉ−Ｎのような二元金属であり得る。
あるいは、第１金属６１０が高い仕事関数を有し、第２金属６１４が低い仕事関数を有し、ＮＭＯＳおよびＰＭＯＳゲート仕事関数が高いおよび低い仕事関数の組み合わせに応じる。例えば、第２金属６１４は、Ｗ、Ｔｉ、Ｔａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属であり得る。第１金属６１０は、Ａｌ、ＰｔまたはＣｕのような元素金属またはＷ−ＮまたはＴｉ−Ｎのような二元金属であり得る。
いくつかの局面において、第１金属第１厚さ６１２は約１．５ｎｍ未満であり、第２金属第２厚さ６１６は約１０ｎｍより大きく、ＮＭＯＳゲート仕事関数は第２金属第２厚さ６１６に実質的に応じる。同様に、第１金属第３厚さ６１８が約１．５ｎｍ未満であり、第２金属第４厚さ６２０は約１０ｎｍより大きい場合は、ＰＭＯＳゲート仕事関数は第２金属第４厚さに実質的に応じる。
他の局面において、第１金属第１厚さ６１２は約２０ｎｍより大きく、ＮＭＯＳゲート仕事関数は第１金属第１厚さ６１２に実質的に応じる。同様に、第１金属第３厚さ６１８が約２０ｎｍより大きい場合、ＰＭＯＳゲート仕事関数は第１金属第３厚さ６１８に実質的に応じる。したがって、ＮＭＯＳおよびＰＭＯＳゲートの仕事関数は、一般に０〜２０ｎｍの範囲の第１金属第１厚さ６１２および０〜２０ｎｍの範囲の第１金属第３厚さ６１８によって制御され得る。
（機能説明）
図７は、第１ゲート金属厚さの関数としてのしきい値電圧を例示するグラフである。２つの金属間の仕事関数差に依存して、トランジスタのしきい値電圧は、第１金属の厚さを調節することによって制御され得る。例えば、ゲート金属スタックはＴｉＮ／Ａｌスタックであり得る。ここで、ＴｉＮは第１金属である。ＴｉＮが非常に薄い（＜１．５ｎｍ）場合、仕事関数はＡｌのみからなるゲートと一致する。ＴｉＮ層厚が６ｎｍへ向かって増加するにつれ、しきい値電圧は増加する。ＴｉＮ層厚が２０ｎｍを超えて増加すると、仕事関数はＴｉＮ層が圧倒的に大きくなり、しきい値電圧はＴｉＮのみからなる金属ゲートに一致する。したがって、１〜１０ｎｍのより小さい（第１）金属厚さは、有効なスタック仕事関数を変更し、仕事関数を第１および第２金属層厚の両方に応じさせる際に極めて重要である。
図８は、金属ゲートスタックを有するＭＯＳＦＥＴトランジスタにおいてしきい値電圧を設定するための本発明の方法を例示するフローチャートである。方法（および下記の図９の方法）は説明の簡単のために番号付けされたステップのシーケンスとして図示するが、明示的に述べない限り、番号付けから順番は推測されない。これらのステップのいくつかは省略され得るか、並列に行われ得るか、またはシーケンスの順番を厳密に維持する必要なく行われ得る。方法はステップ８００で開始する。
ステップ８０２は、チャネル領域上に配置されるゲート酸化物層を形成する。ステップ８０４は、ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成する。ステップ８０６は、第１金属層上に形成される第２厚さを有する第２金属層を形成する。ステップ８０８は、第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定する。方法のいくつかの局面において、第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、しきい値電圧（Ｖｔｈ）を設定するステップを含む。
いくつかの局面において、ステップ８０４においてゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい第１厚さを含む。ステップ８０６において第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい第２厚さを含む。ステップ８０８において第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む。
あるいは、ステップ８０４においてゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより小さい第１厚さを含む。ステップ８０８において第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、第１金属第１厚さに実質的に応じる仕事関数を設定するステップを含む。一般に、ステップ８０４において第１金属層を形成するステップは、０〜２０ｎｍの範囲の第１金属第１厚さを形成するステップを含む。
いくつかの局面において、ステップ８０４において第１金属層を形成するステップは、低い仕事関数を有する第１金属を含み、ステップ８０６において第２金属層を形成するステップは、高い仕事関数を有する第２金属を含む。ステップ８０８においてゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含む。例えば、ステップ８０４において低仕事関数を有する第１金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属を使用するステップを含み得る。ステップ８０６において高仕事関数を有する第２金属層を形成するステップは、Ｉｒ、ＰｔまたはＣｕのような元素金属またはＷ−ＮおよびＴｉ−Ｎのような二元金属を使用するステップを含み得る。
あるいは、ステップ８０４において第１金属層を形成するステップは、Ｉｒ、ＰｔまたはＣｕのような元素金属またはＷ−ＮおよびＴｉ−Ｎのような二元金属を使用するステップを含む。ステップ８０６において第２金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属を使用するステップを含む。ステップ８０８においてゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含む。
本方法のいくつかの局面において、ステップ８０６において第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、サブステップを含む。ステップ８０６ａは、第２金属を第２厚さより大きな初期厚さに堆積する。ステップ８０６ｂは、初期厚さマイナス第２厚さに等しい第２金属厚さの層を、化学エッチングまたは化学機械研磨（ＣＭＰ）のようなプロセスによって、除去する。
他の局面において、ステップ８０４において第１金属層上に配置される第１厚さを有する第１金属層を形成するステップは、サブステップを含む。ステップ８０４ａは、第１金属を第１厚さより大きな初期厚さに堆積する。ステップ８０４ｂは、初期厚さマイナス第１厚さに等しい第１金属厚さの層を、化学エッチングまたはＣＭＰのようなプロセスによって、除去する。
図９は、ゲート金属スタックを有するデュアルゲートＭＯＳＦＥＴにおいてしきい値電圧を設定するための本発明の方法を例示する。ステップ９００で開始する。ステップ９０２は、ＮＭＯＳおよびＰＭＯＳチャネル領域上にゲート酸化物層を形成する。ステップ９０４は、ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成する。ステップ９０６は、ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成する。ステップ９０８は、第１厚さを有する第１金属層上に配置される第２厚さを有する第２金属層を形成する。ステップ９１０は、第３厚さを有する第１金属層上に配置される第４厚さを有する第２金属層を形成する。ステップ９１２は、第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定する。ステップ９１４は、第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定する。
いくつかの局面において、ステップ９０６においてＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、サブステップ（図示せず）を含む。ステップ９０６ａは第１金属を第１厚さに堆積する。ステップ９０６ｂは、第１金属を第３厚さにエッチングする。例えば、第１厚さは、第３厚さよりも厚くして、ＮＭＯＳおよびＰＭＯＳゲート仕事関数を異なるようにし得る。例えば、いくつかの局面において、ステップ９０６ｂは、第１金属をゼロに等しい第３厚さにエッチングし得る。他の状況において、第１厚さは第３厚さよりも小さくあり得るか、あるいは、第１厚さは第３厚さに等しくあり得る。
いくつかの局面において、ステップ９１２において第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、例えば、第１厚さが比較的厚い（上記に規定のような）場合、第１金属第１厚さに実質的に応じる仕事関数を設定するステップを含む。いくつかの局面において、ステップ９１４において第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、例えば、第３厚さが比較的薄い（上記に規定のような）場合、第２金属第４厚さに実質的に応じる仕事関数を設定するステップを含む。
あるいは、ステップ９１２においてＮＭＯＳゲート仕事関数を設定するステップは、第２金属第２厚さに実質的に応じる仕事関数を設定するステップを含む（第１厚さが比較的薄い、例えば、１．５ｎｍより小さい場合）。ステップ９１４においてＰＭＯＳゲート仕事関数を設定するステップは、第１金属第３厚さに実質的に応じる仕事関数を設定するステップを含む（第３厚さが比較的厚い、例えば、２０ｎｍより大きい場合）。
本方法のいくつかの局面において、ステップ９０４および９０６においてＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、例えば、Ｗ、Ｔｉ、またはＴａのような元素金属、もしくはＴａ−ＮまたはＴｉ−Ｎのような二元金属を使用する低仕事関数を有する第１金属を含む。ステップ９０８および９１０において第１金属層上に配置される第２金属層を形成するステップは、例えば、Ｉｒ、ＰｔまたはＣｕのような元素金属またはＷ−ＮまたはＴｉ−Ｎのような二元金属を使用する高仕事関数を有する第２金属を含む。
あるいは、ステップ９０４および９０６においてＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、高仕事関数を有する第１金属を含み、ステップ９０８および９１０において第１金属層上に配置される第２金属層を形成するステップは、低仕事関数を有する第２金属を含む。高および低仕事関数金属は、上記の例と同様である。
いくつかの局面において、ステップ９０４においてＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ｎｍより小さい第１厚さを含む。ステップ９０８において第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい第２厚さを含む。ここで、ステップ９１２において第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む。
同様に、ステップ９０６においてＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、約１．５ｎｍより小さい第３厚さを含む。ステップ９１０において第１金属層上に配置される第４厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい第２厚さを含む。ここで、ステップ９１４において第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、第２金属第４厚さに実質的に応じるゲート仕事関数を設定するステップを含む。
いくつかの局面において、ステップ９０４においてＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい第１厚さを含む。ステップ９１２において第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、第１金属第１厚さに実質的に応じるＮＭＯＳゲート仕事関数を設定するステップを含む。同様に、（ステップ９０６）第３厚さが約２０ｎｍより大きい場合、ステップ９１４において第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、第１金属第３厚さに実質的に応じるＰＭＯＳゲート仕事関数を設定するステップを含む。
通常、ステップ９０４においてＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の第１厚さを形成するステップ含む。同様に、ステップ９０６においてＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の第３厚さを形成するステップ含む。
スタック金属ゲートＭＯＳＦＥＴデバイスおよび関連の製造プロセスが上記に提示された。ＮＭＯＳＦＥＴ用の金属スタックがＰＭＯＳＦＥＴと異なるようなＣＭＯＳのみを使用するアプリケーションに対して、第１金属層は、通常全ウェハ表面上に堆積される。次に、パターニングおよびエッチングステップが行われる。第１（より下層の）金属層は極端に薄いので（１０ｎｍのオーダー）、ウェットまたはドライプロセスのいずれかによって容易にエッチングされる。第１金属層は完全にエッチングによって除去された場合は、トランジスタはそのゲートとして第２金属ゲート材料を使用するだけである。
種々のゲート金属ならびに第１および第２ゲート金属組み合わせの実施例を記載してきた。しかし、本発明は単にこれらの実施例に制限されない。さらに、金属ゲート材料のみを使用する実施例が記載された。本発明はまた、他の材料、または金属と他の材料との組み合わせを使用して実施可能であり得る。例えば、第１層は金属であり、第２層はポリシリコンであり得る。本発明の他の変形例および実施形態が当業者に想到され得る。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する図である。 本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する図である。 本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する図である。 本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する図である。 本発明の金属ゲートスタックＭＯＳＦＥＴを完成するプロセスにおけるステップを例示する図である。 本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴの部分断面図である。 第１ゲート金属厚さの関数としてのしきい値電圧を例示するグラフである。 金属ゲートスタックを有するＭＯＳＦＥＴトランジスタにおいてしきい値電圧を設定するための本発明の方法を例示するフローチャートである。 ゲート金属スタックを有するデュアルゲートＭＯＳＦＥＴにおいてしきい値電圧を設定するための本発明の方法を例示するフローチャートである。

Claims (45)

  1. 金属ゲートスタックを有するＭＯＳＦＥＴトランジスタにおいて、しきい値電圧を設定する方法であって、
    チャネル領域上に配置されるゲート酸化物層を形成するステップと、
    該ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、
    該第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、
    該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップと
    を含む、方法。
  2. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、
    前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む、
    請求項１に記載の方法。
  3. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第１厚さを含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じるゲート仕事関数を設定するステップを含む、
    請求項１に記載の方法。
  4. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、低仕事関数を有する該第１金属を含み、
    前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、該高仕事関数を有する第２金属を含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含む、
    請求項１に記載の方法。
  5. 前記低仕事関数を有する第１金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第１金属材料を含み、
    前記高仕事関数を有する第２金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第２金属を含む、
    請求項４に記載の方法。
  6. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、高仕事関数を有する該第１金属を含み、
    前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、該低仕事関数を有する第２金属を含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、高および低仕事関数の組み合わせに応じるゲート仕事関数を設定するステップを含む、
    請求項１に記載の方法。
  7. 前記高仕事関数を有する第１金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される該第１金属を含み、
    前記低仕事関数を有する第２金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される該第２金属材料を含む、
    請求項６に記載の方法。
  8. 前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、
    該第２金属を該第２厚さより大きな初期厚さに堆積するステップと、
    該初期厚さマイナス該第２厚さに等しい該第２金属厚さの層を、化学エッチングおよび化学機械研磨（ＣＭＰ）を含む群から選択されるプロセスによって、除去するステップと
    を含む、
    請求項１に記載の方法。
  9. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、
    該第１金属を該第１厚さより大きな初期厚さに堆積するステップと、
    該初期厚さマイナス該第１厚さに等しい該第１金属厚さの層を、化学エッチングおよび化学機械研磨（ＣＭＰ）を含む群から選択されるプロセスによって、除去するステップと
    を含む、
    請求項１に記載の方法。
  10. 前記ゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第１金属第１厚さを形成するステップ含む、請求項１に記載の方法。
  11. 前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるゲート仕事関数を設定するステップは、しきい値電圧（Ｖｔｈ）を設定するステップを含む、請求項１に記載の方法。
  12. 金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴトランジスタにおいて、しきい値電圧を設定する方法であって、
    ＮＭＯＳおよびＰＭＯＳチャネル領域上に配置されるゲート酸化物層を形成するステップと、
    該ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップと、
    該ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップと、
    該第１厚さを有する第１金属層上に配置される第２厚さを有する第２金属層を形成するステップと、
    該第３厚さを有する第１金属層上に配置される第４厚さを有する第２金属層を形成するステップと、
    該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップと、
    該第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップと
    を含む、方法。
  13. 前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、
    該第１金属を該第１厚さに堆積するステップと、
    該第１金属を該第３厚さにエッチングするステップと
    を含む、
    請求項１２に記載の方法。
  14. 前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、
    該第１金属を該第１厚さに堆積するステップと、
    該第１金属をゼロに等しい該第３厚さにエッチングするステップと
    を含む、
    請求項１２に記載の方法。
  15. 前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じる仕事関数を設定するステップを含み、
    前記第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第２金属第４厚さに実質的に応じる仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  16. 前記第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じる仕事関数を設定するステップを含み、
    前記第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第１金属第３厚さに実質的に応じる仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  17. 前記ＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、低仕事関数を有する該第１金属を含み、
    前記第１金属層上に配置される第２金属層を形成するステップは、高仕事関数を有する該第２金属を含む、
    請求項１２に記載の方法。
  18. 前記低仕事関数を有する第１金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料である該第１金属を含み、
    前記高仕事関数を有する第２金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料である該第２金属を含む、
    請求項１７に記載の方法。
  19. 前記ＮＭＯＳおよびＰＭＯＳゲート酸化物層上に配置される第１金属層を形成するステップは、高仕事関数を有する該第１金属を含み、
    前記第１金属層上に配置される第２金属層を形成するステップは、低仕事関数を有する該第２金属を含む、
    請求項１２に記載の方法。
  20. 前記高仕事関数を有する第１金属層を形成するステップは、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料である該第１金属を含み、
    前記低仕事関数を有する第２金属層を形成するステップは、Ｗ、Ｔｉ、Ｔａのような元素金属材料、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料である該第２金属を含む、
    請求項１９に記載の方法。
  21. 前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、
    前記第１金属層上に配置される第２厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第２金属第２厚さに実質的に応じるゲート仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  22. 前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、約１．５ナノメートル（ｎｍ）より小さい該第１厚さを含み、
    前記第１金属層上に配置される第４厚さを有する第２金属層を形成するステップは、約１０ｎｍより大きい該第２厚さを含み、
    前記第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第２金属第４厚さに実質的に応じるゲート仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  23. 前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第１厚さを含み、
    前記第１金属第１厚さおよび第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数を設定するステップは、該第１金属第１厚さに実質的に応じる該ＮＭＯＳゲート仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  24. 前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、約２０ｎｍより大きい該第３厚さを含み、
    前記第１金属第３厚さおよび第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数を設定するステップは、該第１金属第３厚さに実質的に応じる該ＰＭＯＳゲート仕事関数を設定するステップを含む、
    請求項１２に記載の方法。
  25. 前記ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第１厚さを形成するステップを含み、
    前記ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層を形成するステップは、０〜２０ｎｍの範囲の該第３厚さを形成するステップを含む、
    請求項１２に記載の方法。
  26. シリコンチャネル領域と、
    該チャネル領域上に配置されるゲート酸化物層と、
    ゲートであって、
    該ゲート酸化物層上に配置される第１厚さを有する第１金属層と、
    該第１金属層上に配置される第２厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、
    該第１金属第１厚さおよび該第２金属第２厚さに応じるゲート仕事関数と
    を含む、デュアル金属ゲートを有するＭＯＳＦＥＴ。
  27. 前記第１金属第１厚さは、約１．５ナノメートル（ｎｍ）より小さく、
    前記第２金属第２厚さは、約１０ｎｍより大きく、
    前記ゲート仕事関数は、該第２金属第２厚さに実質的に応じる、
    請求項２６に記載のＭＯＳＦＥＴ。
  28. 前記第１金属第１厚さは、約２０ｎｍより大きく、
    前記ゲート仕事関数は、該第１金属第１厚さに実質的に応じる、
    請求項２６に記載のＭＯＳＦＥＴ。
  29. 前記第１金属は、低仕事関数を有し、
    前記第２金属は、高仕事関数を有し、
    前記ゲート仕事関数は、高および低仕事関数の組み合わせに応じる、
    請求項２６に記載のＭＯＳＦＥＴ。
  30. 前記第１金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料であり、
    前記第２金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含む、
    請求項２９に記載のＭＯＳＦＥＴ。
  31. 前記第１金属は、高仕事関数を有し、
    前記第２金属は、低仕事関数を有し、
    前記ゲート仕事関数は、高および低仕事関数の組み合わせに応じる、
    請求項２６に記載のＭＯＳＦＥＴ。
  32. 前記第１金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含み、
    前記第２金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、およびＴａ−ＮならびにＴｉ−Ｎのような二元金属を含む群から選択される材料を含む、
    請求項３１に記載のＭＯＳＦＥＴ。
  33. 前記第１金属第１厚さは、０〜２０ｎｍの範囲である、請求項２６に記載のＭＯＳＦＥＴ。
  34. ＮＭＯＳおよびＰＭＯＳチャネル領域上に配置されるゲート酸化物層と、
    該ＮＭＯＳゲート酸化物層上に配置される第１厚さを有する第１金属層と、
    該第１厚さを有する第１金属層上に配置される第２厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、
    該ＰＭＯＳゲート酸化物層上に配置される第３厚さを有する第１金属層と、
    該第３厚さを有する第１金属層上に配置される第４厚さを有する第２金属層であって、該第１金属層に拡散しない、第２金属層と、
    該第１金属第１厚さおよび該第２金属第２厚さの組み合わせに応じるＮＭＯＳゲート仕事関数と、
    該第１金属第３厚さおよび該第２金属第４厚さの組み合わせに応じるＰＭＯＳゲート仕事関数と
    を含む、金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴ。
  35. 前記ＮＭＯＳゲート仕事関数は、前記第１金属第１厚さに実質的に応じ、
    前記ＰＭＯＳゲート仕事関数は、前記第２金属第４厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  36. 前記ＮＭＯＳゲート仕事関数は、前記第２金属第２厚さに実質的に応じ、
    前記ＰＭＯＳゲート仕事関数は、前記第１金属第３厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  37. 前記第１金属は、低仕事関数を有し、
    前記第２金属は、高仕事関数を有し、
    前記ＮＭＯＳおよびＰＭＯＳゲート仕事関数は、高および低仕事関数の組み合わせに応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  38. 前記第１金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料であり、
    前記第２金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含む、
    請求項３７に記載のＭＯＳＦＥＴ。
  39. 前記第１金属は、高仕事関数を有し、
    前記第２金属は、低仕事関数を有し、
    前記ＮＭＯＳおよびＰＭＯＳゲート仕事関数は、高および低仕事関数の組み合わせに応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  40. 前記第１金属は、Ｉｒ、ＰｔおよびＣｕのような元素金属ならびにＷ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含み、
    前記第２金属は、Ｗ、Ｔｉ、Ｔａのような元素金属、ならびにＴａ−ＮおよびＴｉ−Ｎのような二元金属を含む群から選択される材料を含む、
    請求項３９に記載のＭＯＳＦＥＴ。
  41. 前記第１金属第１厚さは、約１．５ナノメートル（ｎｍ）より小さく、
    前記第２金属第２厚さは、約１０ｎｍより大きく、
    前記ＮＭＯＳゲート仕事関数は、該第２金属第２厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  42. 前記第１金属第３厚さは、約１．５ナノメートル（ｎｍ）より小さく、
    前記第２金属第４厚さは、約１０ｎｍより大きく、
    前記ＰＭＯＳゲート仕事関数は、該第２金属第４厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  43. 前記第１金属第１厚さは、約２０ｎｍより大きく、
    前記ＮＭＯＳゲート仕事関数は、該第１金属第１厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  44. 前記第１金属第３厚さは、約２０ｎｍより大きく、
    前記ＰＭＯＳゲート仕事関数は、該第１金属第３厚さに実質的に応じる、
    請求項３４に記載のＭＯＳＦＥＴ。
  45. 前記第１金属第１厚さは、０〜２０ｎｍの範囲であり、
    前記第１金属第３厚さは、０〜２０ｎｍの範囲である、
    請求項３４に記載のＭＯＳＦＥＴ。
JP2004007398A 2003-01-15 2004-01-14 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整 Expired - Fee Related JP4513087B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/345,744 US6861712B2 (en) 2003-01-15 2003-01-15 MOSFET threshold voltage tuning with metal gate stack control

Publications (2)

Publication Number Publication Date
JP2004221596A true JP2004221596A (ja) 2004-08-05
JP4513087B2 JP4513087B2 (ja) 2010-07-28

Family

ID=32711993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004007398A Expired - Fee Related JP4513087B2 (ja) 2003-01-15 2004-01-14 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整

Country Status (4)

Country Link
US (1) US6861712B2 (ja)
JP (1) JP4513087B2 (ja)
KR (1) KR100644114B1 (ja)
TW (1) TWI255041B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347705A (ja) * 2004-06-07 2005-12-15 Samsung Electronics Co Ltd 半導体装置
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法
JP2009503817A (ja) * 2005-07-20 2009-01-29 アプライド マテリアルズ インコーポレイテッド ゲート電極構造及び製造方法
JP2011142226A (ja) * 2010-01-07 2011-07-21 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法および基板処理装置
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
JP2016072454A (ja) * 2014-09-30 2016-05-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP2017527989A (ja) * 2014-08-19 2017-09-21 インテル・コーポレーション 横方向漸変仕事関数を有するトランジスタゲート金属

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849509B2 (en) * 2002-12-09 2005-02-01 Intel Corporation Methods of forming a multilayer stack alloy for work function engineering
US7473640B2 (en) * 2003-01-15 2009-01-06 Sharp Laboratories Of America, Inc. Reactive gate electrode conductive barrier
US7018883B2 (en) * 2004-05-05 2006-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work function gate electrodes
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US8101485B2 (en) * 2005-12-16 2012-01-24 Intel Corporation Replacement gates to enhance transistor strain
US7910488B2 (en) * 2007-07-12 2011-03-22 Applied Materials, Inc. Alternative method for advanced CMOS logic gate etch applications
US7790541B2 (en) * 2007-12-04 2010-09-07 International Business Machines Corporation Method and structure for forming multiple self-aligned gate stacks for logic devices
US8030718B2 (en) * 2008-09-12 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Local charge and work function engineering on MOSFET
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
KR101282343B1 (ko) 2010-07-30 2013-07-04 에스케이하이닉스 주식회사 금속게이트를 갖는 반도체장치 및 그 제조 방법
KR101781620B1 (ko) * 2010-09-01 2017-09-25 삼성전자주식회사 모오스 트랜지스터의 제조방법
JP5626010B2 (ja) 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
CN103311281B (zh) * 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
KR101923946B1 (ko) * 2012-08-31 2018-11-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103715134B (zh) * 2012-09-29 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104766823A (zh) * 2014-01-07 2015-07-08 中国科学院微电子研究所 半导体器件制造方法
CN105470256B (zh) * 2014-09-05 2019-02-01 中国科学院微电子研究所 Cmos器件及其制造方法
US10121797B2 (en) 2016-02-22 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US10177226B2 (en) 2016-11-03 2019-01-08 International Business Machines Corporation Preventing threshold voltage variability in stacked nanosheets
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11121131B2 (en) 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102316293B1 (ko) 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
KR102418061B1 (ko) 2018-01-09 2022-07-06 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223909A (ja) * 1997-02-08 1998-08-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410376B1 (en) * 2001-03-02 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223909A (ja) * 1997-02-08 1998-08-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347705A (ja) * 2004-06-07 2005-12-15 Samsung Electronics Co Ltd 半導体装置
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US9269635B2 (en) 2004-06-17 2016-02-23 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric
US8729633B2 (en) 2004-06-17 2014-05-20 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric
US8637357B2 (en) 2004-06-17 2014-01-28 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric and method of manufacture thereof
US8476678B2 (en) 2004-06-17 2013-07-02 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric
US8669154B2 (en) 2004-12-20 2014-03-11 Infineon Technologies Ag Transistor device and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8685814B2 (en) 2004-12-20 2014-04-01 Infineon Technologies Ag Transistor device and method of manufacture thereof
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2009503817A (ja) * 2005-07-20 2009-01-29 アプライド マテリアルズ インコーポレイテッド ゲート電極構造及び製造方法
JP2014078734A (ja) * 2005-07-20 2014-05-01 Applied Materials Inc ゲート電極構造及び製造方法
US8722473B2 (en) 2005-09-30 2014-05-13 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法
US9659962B2 (en) 2005-09-30 2017-05-23 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2011142226A (ja) * 2010-01-07 2011-07-21 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法および基板処理装置
JP2017527989A (ja) * 2014-08-19 2017-09-21 インテル・コーポレーション 横方向漸変仕事関数を有するトランジスタゲート金属
US10192969B2 (en) 2014-08-19 2019-01-29 Intel Corporation Transistor gate metal with laterally graduated work function
JP2016072454A (ja) * 2014-09-30 2016-05-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Also Published As

Publication number Publication date
TWI255041B (en) 2006-05-11
US20040137703A1 (en) 2004-07-15
KR100644114B1 (ko) 2006-11-10
KR20040066040A (ko) 2004-07-23
TW200417015A (en) 2004-09-01
JP4513087B2 (ja) 2010-07-28
US6861712B2 (en) 2005-03-01

Similar Documents

Publication Publication Date Title
JP4513087B2 (ja) 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整
JP4728323B2 (ja) 調整可能なゲート電極の仕事関数を備えたデュアルメタルのｃｍｏｓトランジスタおよびその製造方法
US7510943B2 (en) Semiconductor devices and methods of manufacture thereof
US9466600B2 (en) Semiconductor device and method of manufacturing the same
US7718521B2 (en) Semiconductor device and method for manufacturing the same
TWI230440B (en) System and method for integrating multiple metal gates for CMOS applications
JP5781944B2 (ja) スレッショルド調節半導体合金を堆積させるのに先立ちパターニング不均一性を低減することによる前記半導体合金の厚みばらつきの低減
JP2007208260A (ja) 二重仕事関数金属ゲートスタックを備えるｃｍｏｓ半導体装置
JP2006524438A (ja) シリコンを導入することによって、仕事関数を微調整したメタルゲート構造を形成する方法
US20080157228A1 (en) Structure and method for dual work function metal gate electrodes by control of interface dipoles
US7859059B2 (en) Semiconductor device and method for manufacturing same
US7473640B2 (en) Reactive gate electrode conductive barrier
JP2005244186A (ja) 反応性ゲート電極導電性バリア
EP1958263A1 (en) Multi-operational mode transistor with multiple-channel device structure
JP5669752B2 (ja) チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
US7432164B2 (en) Semiconductor device comprising a transistor having a counter-doped channel region and method for forming the same
KR101028982B1 (ko) 반도체 디바이스 및 그 제조 방법
US20100193883A1 (en) Semiconductor device and method of manufacturing the same
WO2007077814A1 (ja) 半導体装置及びその製造方法
JP4828982B2 (ja) 半導体装置の製造方法
JP2011061071A (ja) 半導体装置及びその製造方法
JP2007165429A (ja) 半導体装置およびその製造方法
TWI373826B (en) Cmos transistor and the method for manufacturing the same
JP2007324390A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100430

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4513087

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140521

Year of fee payment: 4

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D04

LAPS Cancellation because of no payment of annual fees