KR20040066040A - 금속 게이트 스택 제어에 의한 ｍｏｓｆｅｔ 임계 전압 동조 - Google Patents
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Abstract
스택된 금속 게이트 MOSFET 및 제조 방법을 제공한다. 상기 방법은, 채널 영역 상에 게이트 산화물층을 형성하는 단계; 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계; 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계; 및 제 1 금속층의 제 2 두께에 따라 게이트 일 함수 (work functions) 를 설정하는 단계를 포함한다. 일 예에서, 제 1 금속층은 약 1.5 나노미터 (nm) 보다 작은 두께를 갖고 제 2 금속층은 약 10 nm 보다 큰 두께를 갖는다. 다음으로, 게이트 일 함수를 설정하는 단계는 실질적으로 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다. 또 다른 방법으로, 제 1 금속 두께는 약 20 nm 보다 크다. 다음으로, 게이트 일 함수는 실질적으로 제 1 금속 두께에 따라 설정된다.
Description
일반적으로, 본 발명은 CMOS 제조 공정에 관한 것으로, 특히, 일 함수 (work functions) 와 트랜지스터 임계 전압을 제어하기 위해 스택된 금속 게이트를 사용하는 CMOS 장치에 관한 것이다.
상보성 금속 산화물 반도체 (CMOS) 에서의 NMOS 및 PMOS 구성소자의 임계 전압 (Vth) 은 속도, 대기 전류, 및 동작 전류 성능 특성을 지령한다. Vth는 "온 (on)" 전류를 최대화시키면서 "오프 (off)" 전류를 최소화시키도록 설정되어야 한다. 일반적으로, 이것은 회로 설계 및 애플리케이션에 의해 결정되는 트레이드 오프이다. 통상적으로, Vth는 Vth 조절 주입을 사용하는 트랜지스터의 채널 영역에서의 도핑 레벨의 미세한 동조를 통해 조절된다. 트랜지스터의 최소 배선폭 (feature size) 이 계속 스케일 다운되기 때문에, 쇼트 채널 효과를 최소화시키고, 주입 및 어닐링을 사용하여 낮아지는 펀치스루 (punchthrough) 및 드레인-유도 장벽을 감소시키기 위한 노력은 결국 장치의 속도를 제한한다.
Vth를 조절하기 위한 또 다른 방법으로서, 게이트의 일 함수가 제어될 수 있다. 일반적으로, 이것은 게이트 폴리실리콘으로의 주입을 사용하여 행해지고, 도너형 도펀트가 NMOS용 게이트에 배치되고, 억셉터 (acceptor) 도펀트가 PMOS 게이트에 배치된다. 그러나, 도핑된 폴리실리콘 게이트의 사용은 여러 가지의 문제점을 나타낸다. 게이트 유전체를 통한 채널로의 도펀트 확산은 게이트 유전체 가까이에서 폴리실리콘 공핍 및 Vth에 영향을 미치고, 트랜지스터의 성능을 제한한다. 이러한 확산 문제점을 금속 게이트 재료의 사용을 통해 다룬다.
금속 게이트 기술을 사용하여, 적절한 일 함수 재료의 선택이 N 및 P MOSFETs에 대해 필요하다. 일 함수는 페르미 레벨로부터 진공으로 전자를 이동시키기 위해 필요한 에너지이다. 상이한 재료, 및 상이한 금속의 일 함수는 변화한다. 통상적으로, NMOS 및 PMOS 일 함수 요구가 서로 다르기 때문에, 금속 재료가 서로 다르다.
종래의 제조 공정은 폴리실리콘의 선택과 조합된 채널 주입, 또는 금속 게이트 재료의 사용을 이용하였다. 따라서, 게이트의 일 함수는 게이트 금속 재료의 선택에 의해 지령되었다. 상보적 NMOS 및 PMOS 트랜지스터에 필요한 것과 같이, 동일한 웨이퍼상에서 상이한 게이트 일 함수의 제조는 상이한 게이트 재료를 필요로 하였다. 그러나, NMOS 및 PMOS 게이트에서 사용하기 위해 완벽하게 서로 다른 금속 재료를 사용하는 것은 추가의 제조 단계와 바람직하지 않은 복잡성을 발생시킨다.
CMOS 장치의 PMOS 및 NMOS 게이트 모두에서 공통 금속 재료가 사용되는 것이 바람직하다.
서로 다른 일 함수가 동일한 게이트 금속 재료를 사용하여 생성되는 것이 바람직하다.
본 발명은 게이트 유전체상에서 이중 금속 스택의 금속 두께 조절에 따라 트랜지스터 Vth의 미세한 동조를 허용한다. 예를 들어, 이중 금속 게이트 스택의 하부 금속 두께를 조정함으로써, 게이트의 일 함수는 하나의 금속의 값 사이에서 다른 금속의 값으로 변화될 수 있다.
따라서, 금속 게이트 스택을 사용하여 MOSFET 트랜지스터에서 임계 전압을 설정하는 방법을 제공한다. 상기 방법은, 채널 영역 상에 게이트 산화물층을 형성하는 단계; 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계; 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계; 및 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
일 예에서, 제 1 금속층을 형성하는 단계는 제 1 두께가 약 1.5 나노미터 (nm) 보다 작은 것임을 포함하고, 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함한다. 게이트 일 함수를 설정하는 단계는 실질적으로 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다. 또 다른 방법으로는, 제 1 금속층을 형성하는 단계는 제 1 두께가 약 20 nm 보다 큰 것임을 포함한다. 다음으로, 게이트 일 함수를 설정하는 단계는 실질적으로 제 1 금속층의 제 1 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
또 다른 방식으로, 제 1 금속층을 형성하는 단계는 제 1 금속이 낮은 일 함수를 갖는 것을 포함하고, 제 2 금속을 형성하는 단계는 제 2 금속이 높은 일 함수를 갖는 것을 포함한다. 다음으로, 게이트 일 함수를 설정하는 단계는 높은 일 함수와 낮은 일 함수와의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함한다. 또 다른 방법으로는, 제 1 금속층은 높은 일 함수를 가질 수 있고, 제 2 금속층은 낮은 일 함수를 가질 수 있다.
이하, 전술한 방법 및 이중 금속 게이트를 갖는 MOSFET 장치를 상세히 설명한다.
도 1 내지 도 5는 본 발명의 금속 게이트 스택 MOSFET를 완성하는 공정의 단계를 도시하는 도면.
도 6은 금속 게이트 스택을 갖는 본 발명의 이중-게이트 MOSFET의 부분 횡단면도.
도 7은 제 1 게이트 금속 두께의 함수로서 임계 전압을 나타내는 그래프.
도 8은 금속 게이트 스택을 갖는 MOSFET 트랜지스터에 임계 전압을 설정하는 본 발명의 방법을 나타내는 흐름도.
도 9는 게이트 금속 스택을 갖는 이중-게이트 MOSFET에 임계 전압을 설정하는 본 발명의 방법을 나타내는 흐름도.
* 도면의 주요부분에 대한 부호의 설명 *
102 : 실리콘 웨이퍼 104 : 필드 산화물
106 : 게이트 유전체 200 : 제 1 금속
300 : 제 2 금속 500 : 채널
502 : 게이트 600 : 이중-게이트 MOSFET
602, 604 : 게이트 산화물층 610 : 제 1 금속층
614 : 제 2 금속층 612 : 제 1 두께
616 : 제 2 두께
도 1 내지 도 5는 본 발명의 금속 게이트 스택 MOSFET를 완성하는 공정에서의 단계를 나타낸다. 도 1은 게이트를 제조하기 이전에 본 발명의 MOSFET (100) 의 부분 횡단면도이다. 소망하는 이중 금속 게이트를 증착하기 이전에, MOSFET 구조가 어떠한 최신 기술의 방법에 의해 형성된다. 게이트 대체 공정을 나타내는 예가 도시되어 있다. 그러나, 본 발명의 공정은 자체-정렬 (self-aligning) 게이트 공정에도 적용할 수 있다. 실리콘 (Si) 기판 (102), 필드 산화물 영역 (104), 및 기판 (102) 과 필드 산화물 영역 (104) 상에 게이트 유전체 (106) 가 도시되어 있다. 게이트 유전체는 증착 또는 성장될 수 있는 어떠한 유형의 종래의 재료일 수 있다.
도 2는 제 1 금속층의 증착 이후의, 도 1의 MOSFET의 부분 횡단면도이다. 소망하는 두께, 예를 들어, 50 Å의 제 1 금속 (또는 다른 게이트 재료) 의 얇은 층이 어떠한 최신 기술의 방법에 의해 증착된다. 구조의 설계에 따라, 박막의 조성물은 W, Ti, 또는 Ta와 같은 단일 막, Ta-N 또는 Ti-N과 같은 이원자 재료, 또는 2개 성분 이상으로 이루어진 화합물일 수 있다. 본 발명은 재료의 어떠한 특정 리스트에 한정되지 않는다.
도 3은 제 2 금속층의 증착 이후의, 도 2의 MOSFET의 부분 횡단면도이다. 소망하는 두께, 예를 들어, 2000 Å의 제 2 금속 (또는 다른 게이트 재료) 의 층은 어떠한 최신 기술의 방법에 의해 증착된다. 구조의 설계에 따라, 박막의 조성물은 Al, Pt, 또는 Cu와 같은 단일 막, W-N 또는 Ti-N과 같은 이원체, 또는 2개 이상의 성분의 화합물일 수 있다. 다시, 본 발명은 어떠한 특정 재료에 한정되지 않는다.
도 4는 에칭 공정 이후의, 도 3의 MOSFET의 부분 횡단면도이다. 금속 스택 (200/300) 은 소망하는 바와 같은 금속 게이트 스택을 형성하기 위해 에칭되거나 화학적-기계적으로 연마된다. 그 후, 결과적 구조는 필요할 때 열, 전기, 기계적으로 처리될 수 있다.
도 5는 완성된 MOSFET의 부분 횡단면도이다. MOSFET (100) 는 실리콘 채널 영역 (500) 및 채널 영역 (500) 상의 게이트 산화물층 (106) 을 구비한다. 게이트 (502) 는 게이트 산화물층 (106) 상에서 제 1 두께 (504) 를 갖는 제 1 금속층 (200) 을 구비한다. 제 1 금속층 (200) 과 비-확산된 제 2 금속층 (300) 은 제 1 금속층 (200) 상에서 제 2 두께 (506) 를 갖는다. 게이트는 제 1 금속층의 제 1 두께 (504) 와 제 2 금속층의 제 2 두께 (506) 에 따라 게이트 일 함수를 갖는다.
본 명세서에 사용된 바와 같이, 용어 "비-확산된"은 2개 금속층이 예를 들어, 2개의 금속이 완전하게 혼합되어 평형 상태에 도달하는 것을 보증하는 어닐링 공정에 의해 의도적으로 확산되지 않는다는 것을 의미한다. 일반적으로, 금속은 접촉할 때 확산한다. 그러나, 어떤 환경에서, TiN/Pt와 같은 화합물/금속이 사용되는 것과 유사하게, 상당한 소량의 확산이 발생할 수도 있다. 상당한 소량의 확산을 갖는 상위 금속은 비-확산된 것으로 고려된다. 또 다른 방법으로, 작은 확산도가 필연적인, Ti/Pt와 같은 금속 조합이 사용될 때, 이러한 부분 확산은 금속의 더욱 일반적인 비-확산된 상태를 부정하지 않는다. 어떠한 양태에서, 계면 층이 조성이 변화하는 2개 금속층 사이에서 형성될 수도 있다. 그 후, 비-확산된 금속 스택 두께의 작은 일부분으로부터 형성된 계면 층을 갖는 비-확산된 금속의 2개의 층이 존재한다.
MOSFET의 어떤 양태에서, 제 1 금속층의 제 1 두께 (504) 는 약 1.5 나노미터 (nm) 보다 작고, 제 2 금속층의 제 2 두께 (506) 는 약 10 nm 보다 크다. 단어 "약" 또는 "대략"은 IC 제조 허용오차 협정을 인정하여 이들 두께 (및 이하, 다른 두께) 를 설명하기 위해 사용된다. 상기 예에서, 게이트 일 함수는 실질적으로 제 1 금속층의 제 1 두께가 상대적으로 얇은 것으로 고려될 때 제 2 금속층의 제 2 두께에 따른다. 본 명세서에 사용된 바와 같은, 용어 "실질적으로"는 본질적으로를 의미한다. 예를 들어, 게이트 일 함수가 실질적으로 제 2 금속층의 제 2 두께에 따르는 경우에, 제 1 금속층의 제 1 두께에서의 상대적으로 큰 변화가 전체 일 함수에서 상대적으로 작은 변화를 생성한다. 실제로, 제 1 금속층의 제 1 두께 (504) 는 0 내지 20 nm 사이의 범위 이내이다. 제 1 금속층의제 1 두께 (504) 가 약 20 nm 보다 더 클 때, 제 1 두께는 상대적으로 두꺼운 것으로 고려되고, 게이트 일 함수는 실질적으로 제 1 금속층의 제 1 두께에 따른다. 이것은 제 1 또는 제 2 금속 두께를 억제하는 극단적인 조건이다. 제 1 금속층의 제 1 두께 (504) 가 1.5 내지 20 nm 사이의 범위 이내에 있을 때, 일 함수는 금속층 모두의 두께에 의존하게 된다. 제 1 및 제 2 두께의 이러한 조합된 효과는 제 1 두께가 1.5 내지 10 nm 사이의 범위 이내에 있을 때 더욱 현저하다.
일반적으로, Al, Ti, Ta, Hf, Zr, TAN, 및 등량의 금속은 낮은 일 함수를 갖지만, Pt, Ir, Ni, Co, WN, 및 등량의 금속은 높은 일 함수를 갖는다. MOSFET의 어떤 양태에서, 제 1 금속 (200) 은 낮은 일 함수를 갖고, 제 2 금속 (300) 은 높은 일 함수를 갖는다. 다음으로, 게이트 일 함수는 높은 일 함수와 낮은 일 함수와의 조합에 따른다. 예를 들어, 제 1 금속 (200) 은 W, Ti, Ta와 같은 단원자 금속 재료, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속일 수 있다. 제 2 금속 (300) 은 Ir, Pt, 또는 Cu와 같은 단원자 금속 재료, 또는 W-N 및 Ti-N과 같은 이원자 금속일 수 있다. 또 다른 방법으로는, 제 1 금속 (200) 은 높은 일 함수를 갖고, 제 2 금속은 낮은 일 함수를 갖는다. 예를 들어, 제 2 금속 (300) 은 W, Ti, Ta와 같은 단원자 금속 재료, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속일 수 있다. 제 1 금속 (200) 은 Ir, Pt, 또는 Cu와 같은 단원자 금속 재료, 또는 W-N 및 Ti-N과 같은 이원자 금속일 수 있다. 상기 금속의 리스트는 가능한 재료의 리스트를 모두 포함하는 것이 아니기 때문에, 다른 재료가 또한 사용될 수 있다.
도 6은 금속 게이트 스택을 갖는 본 발명의 이중-게이트 MOSFET (600) 의 부분 횡단면도이다. MOSFET (600) 는 NMOS 채널 영역 및 PMOS 채널 영역 (606/608) 상의 게이트 산화물층 (602/604) 각각을 구비한다. 제 1 두께 (612) 를 갖는 제 1 금속층 (610) 이 NMOS 게이트 산화물층 (602) 상에 있다. 제 1 금속층 (610) 으로 비-확산된 제 2 금속층 (614) 은 제 1 두께 (612) 를 갖는 제 1 금속층 상에 제 2 두께 (616) 를 갖는다. NMOS 게이트 일 함수는 제 1 금속층의 제 1 두께 (612) 와 제 2 금속층의 제 3 두께 (616) 의 조합에 따른다.
제 1 금속층 (610) 은 PMOS 게이트 산화물층 (604) 상에 있는 제 3 두께 (618) 를 갖는다. 제 1 금속층 (610) 으로 비-확산된 제 2 금속층 (614) 은 제 3 두께 (618) 를 갖는 제 1 금속층 상에 제 4 두께 (620) 를 갖는다. PMOS 게이트 일 함수는 제 1 금속층의 제 3 두께 (618) 와 제 2 금속층의 제 4 두께 (620) 의 조합에 따른다.
어떤 양태에서, NMOS 게이트 일 함수는 실질적으로 제 1 금속층의 제 1 두께에 따르고, PMOS 게이트 일 함수는 실질적으로 제 2 금속층의 제 4 두께에 따른다. 예를 들어, 제 1 두께가 20 nm 보다 더 클 때, 제 3 두께는 1.5 nm 보다 작다. 또 다른 방법으로, NMOS 게이트 일 함수는 실질적으로 (예를 들어, 제 1 두께가 1.5 nm 보다 작을 때) 제 2 금속층의 제 2 두께에 따를 수 있고, PMOS 게이트 일 함수는 실질적으로 (제 3 두께가 상대적으로 두꺼울 때, 예를 들어, 10 nm 보다 클 때) 제 1 금속층의 제 3 두께에 따를 수 있다.
NMOS 및 PMOS 게이트 일 함수가 높은 일 함수와 낮은 일 함수와의 조합에 따르도록, 제 1 금속 (610) 은 낮은 일 함수를 갖고 제 2 금속 (614) 은 높은 일 함수를 갖는다. 예를 들어, 제 1 금속 (610) 은 W, Ti, 또는 Ta와 같은 단원자 금속, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속일 수 있다. 제 2 금속 (614) 은 Al, Pt, 또는 Cu와 같은 단원자 금속, 또는 W-N 또는 Ti-N과 같은 이원자 금속일 수 있다.
또 다른 방법으로, 제 1 금속 (610) 은 높은 일 함수를 갖고, 제 2 금속 (614) 은 낮은 일 함수를 갖고, NMOS 및 PMOS 게이트 일 함수는 높은 일 함수와 낮은 일 함수와의 조합에 따른다. 예를 들어, 제 2 금속 (614) 은 W, Ti, 또는 Ta와 같은 단원자 금속, 또는 Ta-N, 또는 Ti-N과 같은 이원자 금속일 수 있다. 제 1 금속 (610) 은 Al, Pt, 또는 Cu와 같은 단원자 금속, 또는 W-N 또는 Ti-N과 같은 이원자 금속일 수 있다.
어떤 양태에서, 제 1 금속층의 제 1 두께 (612) 는 약 1.5 nm 보다 작고, 제 2 금속층의 제 2 두께 (616) 는 약 10 nm 보다 크고, NMOS 게이트 일 함수는 실질적으로 제 2 금속층의 제 2 두께 (616) 에 따른다. 유사하게, 제 1 금속층의 제 3 두께 (618) 가 약 1.5 nm 보다 작고 제 2 금속층의 제 4 두께 (620) 가 약 10 nm 보다 클 때, PMOS 게이트 일 함수는 실질적으로 제 2 금속층의 제 4 두께에 따른다.
다른 양태에서, 제 1 금속층의 제 1 두께 (612) 는 약 20 nm 보다 크고, NMOS 게이트 일 함수는 실질적으로 제 1 금속층의 제 1 두께 (612) 에 따른다. 유사하게, 제 1 금속층의 제 3 두께 (618) 가 약 20 nm 보다 클 때, PMOS 게이트일 함수는 실질적으로 제 1 금속층의 제 3 두께 (618) 에 따른다. 따라서, NMOS 및 PMOS 게이트의 일 함수는 0 내지 20 nm 사이의 영역에 있는 제 1 금속층의 제 1 두께 (612) 와 0 내지 20 nm 사이의 영역에 있는 제 1 금속층의 제 3 두께 (618) 에 의해 제어될 수 있다.
기능의 설명
도 7은 임계 전압을 제 1 게이트 재료 두께의 함수로서 나타내는 그래프이다. 2개 금속 사이의 일 함수 차이에 따라서, 트랜지스터의 임계 전압이 제 1 금속층의 두께를 조절함으로써 제어될 수 있다. 예를 들어, 게이트 금속 스택은 TiN/Al 스택일 수 있고, 여기서, TiN은 제 1 금속이다. TiN이 매우 얇을 때 (<1.5 nm), 일 함수는 전체적으로 Al으로 구성된 게이트와 일치한다. TiN 층 두께가 6 nm로 증가할 때, 임계 전압은 증가한다. TiN 층 두께가 20 nm 이상 증가할 때, 일 함수는 TiN 층에 의해 억제되고, 임계 전압은 전체적으로 TiN으로 구성된 금속 게이트와 일치한다. 따라서, 1 내지 10 nm의 더 낮은 (제 1) 금속 두께는 제 1 및 제 2 금속층 두께 모두에 따라 일 함수를 만드는 효과적인 스택 일 함수 변경에 있어서 대단히 임계적이다.
도 8은 금속 게이트 스택을 갖는 MOSFET 트랜지스터에서 임계 전압을 설정하는 본 발명의 방법을 나타내는 흐름도이다. 방법 (이하, 도 9의 방법) 이 명확함을 위해 번호가 매겨진 단계의 시퀀스로서 도시되어 있지만, 순서는 명확하게 말하지 않는 경우에는 넘버링으로부터 추정되어서는 안된다. 이들 단계중 어떤 것은 스킵될 수도 있고, 병렬로 수행될 수도 있거나, 시퀀스의 정확한 순서를 유지하는 요구없이 수행될 수도 있다. 방법은 단계 800에서 시작한다.
단계 802는 채널 영역 상에 게이트 산화물층을 형성한다. 단계 804는 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성한다. 단계 806은 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성한다. 단계 808은 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정한다. 방법의 어떤 양태에서, 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 임계 전압 (Vth) 을 설정하는 단계를 포함한다.
어떤 양태에서, 단계 804에서의 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 1.5 나노미터 (nm) 보다 작은 것임을 포함한다. 단계 806에서의 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함한다. 다음으로, 단계 808에서의 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 실질적으로 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
또 다른 방법으로, 단계 804에서의 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 20 nm 보다 큰 것임을 포함한다. 다음으로, 단계 808에서의 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 실질적으로 제 1 금속층의 제 1 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다. 일반적으로, 단계 804에서의 제 1 금속층을 형성하는 단계는 제 1 두께를 갖는 제 1 금속을 0 내지 20 nm 사이의 영역에서 형성하는 단계를 포함한다.
어떤 양태에서, 단계 804에서의 제 1 금속층을 형성하는 단계는 제 1 금속이 낮은 일 함수를 갖는 것을 포함하고 단계 806에서의 제 2 금속층을 형성하는 단계는 제 2 금속이 높은 일 함수를 갖는 것을 포함한다. 다음으로, 단계 808에서의 게이트 일 함수를 설정하는 단계는 높은 일 함수와 낮은 일 함수와의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함한다. 예를 들어, 단계 804에서의 낮은 일 함수를 갖는 제 1 금속층을 형성하는 단계는 W, Ti, Ta와 같은 단원자 금속, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속을 사용하는 것을 포함할 수도 있다. 단계 806에서의 높은 일 함수를 갖는 제 2 금속층을 형성하는 단계는 Ir, Pt, 또는 Cu와 같은 단원자 금속, 또는 W-N 또는 Ti-N과 같은 이원자 금속을 사용하는 것을 포함할 수도 있다.
또 다른 방법으로, 단계 804에서의 제 1 금속층을 형성하는 단계는 제 1 금속이 Ir, Pt, 또는 Cu와 같은 단원자 금속, 또는 W-N 또는 Ti-N과 같은 이원자 금속을 사용하여 높은 일 함수를 갖는 것을 포함한다. 단계 806에서의 제 2 금속층을 형성하는 단계는 제 2 금속이 W, Ti, 또는 Ta와 같은 단원자 금속, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속을 사용하여 낮은 일 함수를 갖는 것을 포함한다. 다음으로, 단계 808에서의 게이트 일 함수를 설정하는 단계는 높은 일 함수와 낮은 일 함수와의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
방법의 어떤 양태에서, 단계 806에서의 제 1 금속층 상에 제 2 두께를 갖는제 2 금속층을 형성하는 단계는 서브단계를 포함한다. 단계 806a는 제 2 두께 보다 큰 초기 두께로 제 2 금속을 증착한다. 단계 806b는 화학적 에칭 또는 화학적 기계적 연마 (CMP) 와 같은 공정에 의해, 초기 두께 마이너스 제 2 두께와 동일한 제 2 금속 두께의 층을 제거한다.
다른 양태에서, 단계 804에서의 제 1 금속층 상에 제 1 두께를 갖는 제 1 금속층은 서브단계를 포함한다. 단계 804a는 제 1 두께 보다 큰 초기 두께로 제 1 금속을 증착한다. 단계 804b는 화학적 에칭 또는 CMP와 같은 공정에 의해, 초기 두께 마이너스 제 1 두께와 동일한 제 1 금속 두께의 층을 제거한다.
도 9는 게이트 금속 스택을 갖는 이중-게이트 MOSFET에서 임계 전압을 설정하는 본 발명의 방법을 나타내는 흐름도이다. 방법은 단계 900에서 시작한다. 단계 902는 NMOS 채널 영역 및 PMOS 채널 영역 상에 게이트 산화물층을 형성한다. 단계 904는 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성한다. 단계 906은 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성한다. 단계 908은 제 1 두께를 갖는 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성한다. 단계 910은 제 3 두께를 갖는 제 1 금속층 상에 제 4 두께를 갖는 제 2 금속층을 형성한다. 단계 912는 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정한다. 단계 914는 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정한다.
어떤 양태에서, 단계 906에서의 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 서브단계 (도시 생략) 를 포함한다. 단계 906a는 제 1 금속을 제 1 두께로 증착한다. 단계 906b는 제 1 금속을 제 3 두께로 에칭한다. 예를 들어, 제 1 두께는 NMOS 및 PMOS 일 함수를 구별하기 위해 제 3 두께 보다 더 두꺼울 수도 있다. 예를 들어, 어떤 양태에서, 단계 906b는 0과 동일한 제 3 두께로 제 1 금속을 에칭할 수도 있다. 다른 환경에서, 제 1 두께는 제 3 두께 보다 작을 수도 있거나, 제 1 두께는 제 3 두께와 동일할 수도 있다.
어떤 양태에서, 단계 912에서의 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 예를 들어, 제 1 두께가 (상기 정의한 바와 같이) 상대적으로 두꺼울 때, 실질적으로 제 1 금속층의 제 1 두께에 따라 일 함수를 설정하는 단계를 포함한다. 어떤 양태에서, 단계 914에서의 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 제 3 두께가 (상기 정의한 바와 같이) 상대적으로 얇을 때, 실질적으로 제 2 금속층의 제 4 두께에 따라 일 함수를 설정하는 단계를 포함한다.
또 다른 방법으로, 단계 912에서의 NMOS 게이트 일 함수를 설정하는 단계는 (제 1 두께가 상대적으로 얇을 때, 예를 들어, 1.5 nm 보다 작을 때) 실질적으로 제 2 금속층의 제 2 두께에 따라 일 함수를 설정하는 단계를 포함한다. 단계 914에서의 PMOS 게이트 일 함수를 설정하는 단계는 (제 3 두께가 상대적으로 두꺼울 때, 예를 들어, 20 nm 보다 클 때) 실질적으로 제 1 금속층의 제 3 두께에 따라일 함수를 설정하는 단계를 포함한다.
방법의 어떤 양태에서, 단계 904 및 906에서의 NMOS 게이트 산화물층 및 PMOS 게이트 산화물층 상에 제 1 금속층을 형성하는 단계는 제 1 금속이 예를 들어, W, Ti, 또는 Ta와 같은 단원자 금속, 또는 Ta-N 또는 Ti-N과 같은 이원자 금속을 사용하여 낮은 일 함수를 갖는 것을 포함한다. 단계 908 및 910에서의 제 1 금속층 상에 제 2 금속층을 형성하는 단계는 제 2 금속이 예를 들어, Ir, Pt, 또는 Cu와 같은 단원자 금속, 또는 W-N 또는 Ti-N과 같은 이원자 금속을 사용하여 높은 일 함수를 갖는 것을 포함한다.
또 다른 방법으로, 단계 904 및 906에서의 NMOS 및 PMOS 상에 제 1 금속층을 형성하는 단계는 제 1 금속이 높은 일 함수를 갖는 것을 포함하고, 단계 908 및 910에서의 제 1 금속층 상에 제 2 금속층을 형성하는 단계는 제 2 금속이 낮은 일 함수를 갖는 것을 포함한다. 높은 일 함수와 낮은 일 함수 금속은 상기 언급한 예일 수 있다.
어떤 양태에서, 단계 904에서의 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 1.5 nm 보다 작은 것임을 포함한다. 단계 908에서의 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함한다. 다음으로, 단계 912에서의 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 실질적으로 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
유사하게, 단계 906에서의 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 제 3 두께가 약 1.5 nm 보다 작은 것임을 포함한다. 단계 910에서의 제 1 금속층 상에 제 4 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함한다. 다음으로, 단계 914에서의 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 제 2 금속층의 제 4 두께에 따라 게이트 일 함수를 설정하는 단계를 포함한다.
어떤 양태에서, 단계 904에서의 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 20 nm 보다 큰 것임을 포함한다. 다음으로, 단계 912에서의 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 실질적으로 제 1 금속층의 제 1 두께에 따라 NMOS 게이트 일 함수를 설정하는 단계를 포함한다. 유사하게, 제 3 두께가 약 20 nm 보다 클 때 (단계 906), 단계 914에서의 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 제 1 금속층의 제 3 두께에 따라 PMOS 게이트 일 함수를 설정하는 단계를 포함한다.
통상적으로, 단계 904에서의 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께를 0 내지 20 nm 사이의 영역에서 형성하는 단계를 포함한다. 유사하게, 단계 906에서의 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 제 3 두께를 0 내지 20 nm 사이의영역에서 형성하는 단계를 포함한다.
다양한 게이트 금속 및 제 1 및 제 2 게이트 금속 조합의 예를 설명하였다. 그러나, 본 발명은 이들 예에 제한되지 않는다. 또한, 금속 게이트 재료만을 사용하는 예를 제공하였다. 또한, 본 발명은 다른 재료, 또는 다른 재료와 금속의 조합 사용을 가능하게 할 수 있다. 예를 들어, 제 1 층은 금속일 수도 있고 제 2 층은 폴리실리콘일 수도 있다. 본 발명의 다른 변형 및 실시형태가 당업계에서 발생할 수 있다.
이상, 스택된 금속 게이트 MOSFET 장치 및 관련 제조 공정을 설명하였다. NMOSFET에 대한 금속 스택이 PMOSFET와 상이한 모든 CMOS 애플리케이션에 대해, 통상적으로, 전체 웨이퍼 표면상에 제 1 금속층을 증착한다. 다음으로, 패터닝 및 에칭 단계를 수행한다. 제 1 (더 낮은) 금속층이 10 nm 정도로 매우 얇기 때문에, 습식 또는 건식 공정에 의해 쉽게 에칭할 수 있다. 제 1 금속층이 완벽하게 에칭된 경우에, 트랜지스터는 제 2 금속 게이트를 트랜지스터의 게이트로서 사용한다.
Claims (45)
- 금속 게이트 스택을 갖는 MOSFET 트랜지스터에서, 임계 전압을 설정하는 방법으로서,채널 영역 상에 게이트 산화물층을 형성하는 단계;상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계;상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계; 및상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 1.5 나노미터 (nm) 보다 작은 것임을 포함하며;상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함하며;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 20 nm 보다 큰 것임을 포함하며;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 1 금속층의 제 1 두께에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속이 낮은 일 함수를 갖는 것을 포함하며;상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속이 높은 일 함수를 갖는 것을 포함하며;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 상기 높은 일 함수와 낮은 일 함수와의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 4 항에 있어서,상기 낮은 일 함수를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속층의 재료가 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하며;상기 높은 일 함수를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속층의 재료가 Ir, Pt, 및 Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속이 상기 높은 일 함수를 갖는 것을 포함하며;상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속이 상기 낮은 일 함수를 갖는 것을 포함하며;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 상기 높은 일 함수와 낮은 일 함수와의 조합에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 6 항에 있어서,상기 높은 일 함수를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속층의 재료가 Ir, Pt, 및 Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하며;상기 낮은 일 함수를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속층의 재료가 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는,상기 제 2 두께 보다 큰 초기 두께로 제 2 금속을 증착하는 단계; 및화학적 에칭 및 화학 기계적 연마 (CMP) 를 포함하는 그룹으로부터 선택된 공정에 의해 상기 초기 두께 마이너스 상기 제 2 두께와 동일한 상기 제 2 금속 두께의 층을 제거하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는,상기 제 1 두께 보다 큰 초기 두께로 제 1 금속을 증착하는 단계; 및화학적 에칭 및 화학 기계적 연마 (CMP) 를 포함하는 그룹으로부터 선택된 공정에 의해 상기 초기 두께 마이너스 상기 제 1 두께와 동일한 상기 제 1 금속 두께의 층을 제거하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 상기 제 1 두께를 갖는 제 1 금속을 0 내지 20 nm 사이의 범위에서 형성하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 1 항에 있어서,상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 게이트 일 함수를 설정하는 단계는 임계 전압 (Vth) 을 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 금속 게이트 스택을 갖는 이중-게이트 MOSFET에서, 임계 전압을 설정하는 방법으로서,NMOS 채널 영역 및 PMOS 채널 영역 상에 게이트 산화물층을 형성하는 단계;상기 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계;상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계;상기 제 1 두께를 갖는 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계;상기 상기 제 3 두께를 갖는 제 1 금속층 상에 제 4 두께를 갖는 제 2 금속층을 형성하는 단계;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계; 및상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는,상기 제 1 두께로 제 1 금속을 증착하는 단계; 및상기 제 3 두께로 제 1 금속을 에칭하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는,제 1 두께로 제 1 금속을 증착하는 단계; 및0과 동일한 상기 제 3 두께로 상기 제 1 금속을 에칭하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 1 금속층의 제 1 두께에 따라 일 함수를 설정하는 단계를 포함하며,상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 2 금속층의 제 4 두께에 따라 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 2 금속층의 제 2 두께에 따라 일 함수를 설정하는 단계를 포함하며,상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 1 금속층의 제 3 두께에 따라 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 NMOS 게이트 산화물층 및 상기 PMOS 게이트 산화물층 상에 제 1 금속층을 형성하는 단계는 낮은 일 함수를 갖는 제 1 금속을 포함하며,상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계는 제 2 금속이 높은 일 함수를 갖는 것을 포함하는, 임계 전압 설정 방법.
- 제 17 항에 있어서,상기 낮은 일 함수를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속층의 재료가 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하며,상기 높은 일 함수를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속층의 재료가 Ir, Pt, Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속의 그룹으로부터 선택되는 것을 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 NMOS 게이트 산화물층 및 상기 PMOS 게이트 산화물층 상에 제 1 금속층을 형성하는 단계는 제 1 금속이 상기 높은 일 함수를 갖는 것을 포함하며,상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계는 제 2 금속이 상기 낮은 일 함수를 갖는 것을 포함하는, 임계 전압 설정 방법.
- 제 19 항에 있어서,상기 높은 일 함수를 갖는 제 1 금속층을 형성하는 단계는 제 1 금속층의 재료가 Ir, Pt, Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속의 그룹으로부터 선택되는 것을 포함하며,상기 낮은 일 함수를 갖는 제 2 금속층을 형성하는 단계는 제 2 금속층의 재료가 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택되는 것을 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 1.5 나노미터 (nm) 보다 작은 것임을 포함하며,상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함하며,상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 제 3 두께가 약 1.5 나노미터 (nm) 보다 작은 것임을 포함하며,상기 제 1 금속층 상에 제 4 두께를 갖는 제 2 금속층을 형성하는 단계는 제 2 두께가 약 10 nm 보다 큰 것임을 포함하며,상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 2 금속층의 제 4 두께에 따라 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께가 약 20 nm 보다 큰 것임을 포함하며,상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따라 NMOS 게이트 산화물층을 설정하는 단계는 실질적으로 상기 제 1 금속층의 제 1 두께에 따라 NMOS 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 제 3 두께가 약 20 nm 보다 큰 것임을 포함하며,상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따라 PMOS 게이트 일 함수를 설정하는 단계는 실질적으로 상기 제 1 금속층의 제 3 두께에 따라 PMOS 게이트 일 함수를 설정하는 단계를 포함하는, 임계 전압 설정 방법.
- 제 12 항에 있어서,상기 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층을 형성하는 단계는 제 1 두께를 0 내지 20 nm 사이의 범위에서 형성하는 단계를 포함하며,상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층을 형성하는 단계는 제 3 두께를 0 내지 20 nm 사이의 범위에서 형성하는 단계를 포함하는, 임계 전압 설정 방법.
- 이중 금속 게이트를 갖는 MOSFET로서,실리콘 채널 영역;상기 채널 영역 상의 게이트 산화물층;상기 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층, 및 상기 제 1 금속층과 비-확산되고, 상기 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층을 구비하는 게이트; 및상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께에 따라 게이트 일 함수를 구비하는, MOSFET.
- 제 26 항에 있어서,상기 제 1 금속층의 제 1 두께는 약 1.5 나노미터 (nm) 보다 작고,상기 제 2 금속층의 제 2 두께는 약 10 nm 보다 크고,상기 게이트 일 함수는 실질적으로 상기 제 2 금속층의 제 2 두께에 따르는, MOSFET.
- 제 26 항에 있어서,상기 제 1 금속층의 제 1 두께는 약 20 nm 보다 크고,상기 게이트 일 함수는 실질적으로 상기 제 1 금속층의 제 1 두께에 따르는, MOSFET.
- 제 26 항에 있어서,상기 제 1 금속은 낮은 일 함수를 갖고,상기 제 2 금속은 높은 일 함수를 갖고,상기 게이트 일 함수는 높은 일 함수와 낮은 일 함수와의 조합에 따르는, MOSFET.
- 제 29 항에 있어서,상기 제 1 금속은 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료이고,상기 제 2 금속은 Ir, Pt, 및 Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료인, MOSFET.
- 제 26 항에 있어서,상기 제 1 금속은 높은 일 함수를 갖고,상기 제 2 금속은 낮은 일 함수를 갖고,상기 게이트 일 함수는 상기 높은 일 함수와 낮은 일 함수와의 조합에 따르는, MOSFET.
- 제 31 항에 있어서,상기 제 1 금속은 Ir, Pt, 및 Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료이고,상기 제 2 금속은 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료인, MOSFET.
- 제 26 항에 있어서,상기 제 1 금속층의 제 1 두께는 0 내지 20 nm 사이의 범위인, MOSFET.
- 금속 게이트 스택을 갖는 이중-게이트 MOSFET로서,NMOS 채널 영역 및 PMOS 채널 영역 상의 게이트 산화물층;상기 NMOS 게이트 산화물층 상에 제 1 두께를 갖는 제 1 금속층;상기 제 1 금속층과 비-확산되고, 상기 제 1 두께를 갖는 제 1 금속층 상에 제 2 두께를 갖는 제 2 금속층;상기 PMOS 게이트 산화물층 상에 제 3 두께를 갖는 제 1 금속층;상기 제 1 금속층과 비-확산되고, 상기 제 3 두께를 갖는 제 1 금속층 상에 제 4 두께를 갖는 제 2 금속층;상기 제 1 금속층의 제 1 두께와 제 2 금속층의 제 2 두께의 조합에 따르는 NMOS 게이트 일 함수; 및상기 제 1 금속층의 제 3 두께와 제 2 금속층의 제 4 두께의 조합에 따르는 PMOS 게이트 일 함수를 구비하는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 NMOS 게이트 일 함수는 실질적으로 상기 제 1 금속층의 제 1 두께에 따르고,상기 PMOS 게이트 일 함수는 실질적으로 상기 제 2 금속층의 제 4 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 NMOS 게이트 일 함수는 실질적으로 상기 제 2 금속층의 제 2 두께에 따르고,상기 PMOS 게이트 일 함수는 실질적으로 상기 제 1 금속층의 제 3 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속은 낮은 일 함수를 갖고,상기 제 2 금속은 높은 일 함수를 갖고,상기 NMOS 및 PMOS 게이트 일 함수는 상기 높은 일 함수와 낮은 일 함수와의 조합에 따르는, 이중-게이트 MOSFET.
- 제 37 항에 있어서,상기 제 1 금속은 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료이고,상기 제 2 금속은 Ir, Pt, Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속의 그룹으로부터 선택된 재료인, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속은 높은 일 함수를 갖고,상기 제 2 금속은 낮은 일 함수를 갖고,상기 NMOS 및 PMOS 게이트 일 함수는 상기 높은 일 함수와 낮은 일 함수와의 조합에 따르는, 이중-게이트 MOSFET.
- 제 39 항에 있어서,상기 제 1 금속은 Ir, Pt, Cu와 같은 단원자 금속, 및 W-N 및 Ti-N과 같은 이원자 금속의 그룹으로부터 선택된 재료이고,상기 제 2 금속은 W, Ti, Ta와 같은 단원자 금속, 및 Ta-N 및 Ti-N과 같은 이원자 금속을 포함하는 그룹으로부터 선택된 재료인, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속층의 제 1 두께는 약 1.5 나노미터 (nm) 보다 작고,상기 제 2 금속층의 제 2 두께는 약 10 nm 보다 크고,상기 NMOS 게이트 일 함수는 실질적으로 상기 제 2 금속층의 제 2 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속층의 제 3 두께는 약 1.5 나노미터 (nm) 보다 작고,상기 제 2 금속층의 제 4 두께는 약 10 nm 보다 크고,상기 PMOS 게이트 일 함수는 실질적으로 상기 제 2 금속층의 제 4 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속층의 제 1 두께는 약 20 nm 보다 크고,상기 NMOS 게이트 일 함수는 실질적으로 상기 제 1 금속층의 제 1 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속층의 제 3 두께는 약 20 nm 보다 크고,상기 PMOS 게이트 일 함수는 실질적으로 상기 제 1 금속층의 제 3 두께에 따르는, 이중-게이트 MOSFET.
- 제 34 항에 있어서,상기 제 1 금속층의 제 1 두께는 0 내지 20 nm 사이의 범위이고,상기 제 1 금속층의 제 3 두께는 0 내지 20 nm 사이의 범위인, 이중-게이트MOSFET.
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| US8101485B2 (en) * | 2005-12-16 | 2012-01-24 | Intel Corporation | Replacement gates to enhance transistor strain |
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| US7790541B2 (en) * | 2007-12-04 | 2010-09-07 | International Business Machines Corporation | Method and structure for forming multiple self-aligned gate stacks for logic devices |
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| US8680629B2 (en) * | 2009-06-03 | 2014-03-25 | International Business Machines Corporation | Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices |
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