CN108428667B - Cmos器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种CMOS器件及其制备方法。该制备方法包括以下步骤：提供衬底，衬底包括NMOS区域和PMOS区域；在衬底上顺序沉积形成第一阻挡层、第一功函数层、第二功函数层、第二阻挡层和导电填充层，得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，导电填充层中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。发明人通过实验发现，满足上述条件的金属元素基于其不同于金属W的生长机理能够具有在沉积工艺中引入较少H、F和Cl等离子的特点，从而无需设置较厚的第二阻挡层来防止杂质离子对器件性能的影响，进而能够通过降低第二阻挡层的厚度来有效缓解对导电填充层的空间限制。

Description

CMOS器件及其制备方法
技术领域
本发明涉及半导体集成技术领域，具体而言，涉及一种CMOS器件及其制备方法。
背景技术
高k金属栅是鳍型场效应晶体管(FinFET)、纳米线及纳米片器件的关键技术之一，随着集成密度提升、栅长/栅极间距(pitch)的微缩，传统金属栅技术面临越来越多的挑战。
在7nm制造工艺(N7)及N7以下的制造工艺中，FinFET、纳米线或纳米片器件中尺寸的持续微缩对高k金属栅结构、材料和多阈值调控提出了多重挑战：N7及以下节点，传统功函数调节在取代栅工艺之中与Fin array之间面临更多的空间限制和寄生效应的影响。
在N22、N14、N10、N7及N5的制造工艺中，FinFET、纳米线或纳米片器件中常规高k金属栅膜层结构与材料所占百分比随节点的逐渐缩小，其顶部的导电填充层面临越来越大的空间限制。
并且，在常规CMOS器件中，通常采用ALD或CVD沉积工艺将金属钨(W)沉积形成导电填充层，上述沉积工艺中会引入H、F和Cl等离子影响器件性能，从而导致导电填充层与其下的功函数层需要有较厚(>3nm)的阻挡层对上述离子杂质进行隔离，进而加剧了对导电填充层的空间限制效应。
发明内容
本发明的主要目的在于提供一种CMOS器件及其制备方法，以解决现有技术中导电填充层受到空间限制的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种CMOS器件的制备方法，包括以下步骤：提供衬底，衬底包括NMOS区域和PMOS区域；在衬底上顺序沉积形成第一阻挡层、第一功函数层、第二功函数层、第二阻挡层和导电填充层，得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，导电填充层中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。
进一步地，形成导电填充层的材料选自Ni、Ti和Co中的任一种或多种，优选为Ni和/或Co。
进一步地，沉积形成导电填充层的工艺选自原子层沉积、化学气相沉积和物理气相沉积中的任一种。
进一步地，第二阻挡层的厚度为0.1～3nm，优选为0.5～1.5nm。
进一步地，NMOS区域具有第一鳍片和第二鳍片，PMOS区域具有第三鳍片和第四鳍片，第一阻挡层覆盖第一鳍片、第二鳍片、第三鳍片和第四鳍片设置，在形成第一功函数层的步骤与形成第二功函数层的步骤之间，制备方法还包括以下步骤：去除位于NMOS区域上的部分第一功函数层，以使第一阻挡层的部分表面裸露；减薄位于NMOS区域上的部分第一阻挡层，以使第一阻挡层在第一鳍片和第二鳍片上具有不同厚度；减薄位于PMOS区域上的部分第一功函数层，以使第一功函数层在第三鳍片和第四鳍片上具有不同厚度。
进一步地，形成第一功函数层的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，0.1≤x≤0.9。
进一步地，形成第二功函数层的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
进一步地，形成第一阻挡层和第二阻挡层的材料独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
根据本发明的另一方面，提供了一种CMOS器件，包括衬底和金属栅叠层，衬底包括NMOS区域和PMOS区域，金属栅叠层覆盖于NMOS区域和PMOS区域上的，金属栅叠层包括沿远离衬底的方向顺序层叠设置的第一阻挡层、第一功函数层、第二功函数层、第二阻挡层和导电填充层，导电填充层中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。
进一步地，形成导电填充层的材料选自Ni、Ti和Co中的任一种或多种，优选为Ni和/或Co。
进一步地，NMOS区域至少具有第一鳍片和第二鳍片，PMOS区域至少具有第三鳍片和第四鳍片；第一阻挡层位于NMOS区域和PMOS区域上，且第一阻挡层在第一鳍片和第二鳍片上具有不同厚度；第一功函数层位于与PMOS区域对应的部分第一阻挡层上，且第一功函数层在NMOS区域和PMOS区域上具有不同厚度；第二功函数层位于第一功函数层上以及与NMOS区域对应的部分第一阻挡层上，且第二功函数层在第三鳍片和第四鳍片上具有不同厚度。
应用本发明的技术方案，提供了一种CMOS器件的制备方法，该方法中在衬底上顺序沉积形成第一阻挡层、第一功函数层、第二功函数层、第二阻挡层和导电填充层，得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，导电填充层中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，由于不同的金属元素之间所具有的不同性质使其在沉积工艺时能够具有不同的生长机理，而不同的生长机理会对金属元素的生长过程造成影响，因此发明人通过实验发现，满足上述条件的金属元素基于其不同于金属W的生长机理能够具有在沉积工艺中引入较少H、F和Cl等离子的特点，从而无需设置较厚的第二阻挡层来防止杂质离子对器件性能的影响，进而能够通过降低第二阻挡层的厚度来有效缓解对导电填充层的空间限制。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的CMOS器件的制备方法中，去除位于NMOS区域上的部分第一功函数层，以使第一阻挡层的部分表面裸露后的基体剖面结构示意图；
图2示出了减薄位于图1所示的NMOS区域上的部分第一阻挡层，以使第一阻挡层在第一鳍片和第二鳍片上具有不同厚度后的基体剖面结构示意图；
图3示出了减薄位于图2所示的PMOS区域上的部分第一功函数层，以使第一功函数层在第三鳍片和第四鳍片上具有不同厚度后的基体剖面结构示意图；
图4示出了在图3所示的衬底上沉积形成第二功函数层后的基体剖面结构示意图；
图5示出了在图4所示的衬底上顺序沉积形成第二阻挡层和导电填充层后的基体剖面结构示意图；以及
图6示出了本发明实施方式所提供的一种CMOS器件的结构示意图。
其中，上述附图包括以下附图标记：
100、衬底；101、第一鳍片；102、第二鳍片；103、第三鳍片；104、第四鳍片；10、第一阻挡层；20、第一功函数层；30、第二功函数层；40、第二阻挡层；50、导电填充层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中导电填充层受到空间限制的问题。本申请的发明人针对上述问题进行研究，提出了一种CMOS器件的制备方法，包括以下步骤：提供衬底100，衬底100包括NMOS区域和PMOS区域；在衬底100上顺序沉积形成第一阻挡层10、第一功函数层20、第二功函数层30、第二阻挡层40和导电填充层50，得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，导电填充层50中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。
由于现有技术中通常采用金属钨(W)通过ALD或CVD工艺沉积形成上述导电填充层，该工艺中会引入H、F、Cl等离子影响，导致位于其与其下方的功函数层之间需要有较厚的阻挡层进行隔离(通常大于3nm)，从而加剧了对导电填充层的空间限制效应。而本发明的上述制备方法中形成导电填充层的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，由于不同的金属元素之间所具有的不同性质使其在沉积工艺时能够具有不同的生长机理，而不同的生长机理会对金属元素的生长过程造成影响，因此发明人通过实验发现，满足上述条件的金属元素基于其不同于金属W的生长机理能够具有在沉积工艺中引入较少H、F和Cl等离子的特点，从而无需设置较厚的第二阻挡层来防止杂质离子对器件性能的影响，进而能够通过降低第二阻挡层的厚度来有效缓解对导电填充层的空间限制。
下面将更详细地描述根据本发明提供的CMOS器件的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供衬底100，衬底100包括NMOS区域和PMOS区域。上述衬底100可以为现有技术中常规的半导体衬底，如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅)或GOI(绝缘体上锗)等。
上述NMOS区域和PMOS区域均包含鳍片结构，且上述NMOS区域和PMOS区域可以为多个，此时，衬底100上具有与NMOS区域和PMOS区域一一对应的多个鳍片。形成上述衬底100的工艺可以包括以下步骤：首先，在衬底上形成鳍片(FET)，并形成器件隔离区(FinSTI)；然后，通过掺杂形成NMOS和PMOS的阱区和沟道区，形成跨各鳍片的假栅堆叠，在假栅堆叠的两侧形成跨鳍片的间隔物(Spacer)；进行NMOS和PMOS的LDD掺杂，并在分别外延Si和SiGe后进行源/漏区的掺杂并退火；再形成第一层间介质层(ILD 0)，并将第一层间介质层叠封装(POP)；去除假栅堆叠，以在第一层间介质层中形成多个NMOS栅极沟槽和多个PMOS栅极沟槽，以得到分别含有鳍片的NMOS区域和PMOS区域。
在上述提供衬底100的步骤之后，在衬底100上顺序沉积形成第一阻挡层10、第一功函数层20、第二功函数层30、第二阻挡层40和导电填充层50，得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，导电填充层50中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。进一步地，还可以通过对上述金属栅叠层进行化学机械抛光(CMP)，以使金属栅极结构的顶部齐平。
沉积形成上述导电填充层50的工艺可以选自原子层沉积、化学气相沉积和物理气相沉积中的任一种，与现有技术中形成导电填充层的金属钨(W)相比，本发明的上述金属材料能够沉积工艺中引入较少的H、F和Cl等离子，从而无需设置较厚的第二阻挡层40来防止杂质离子对器件性能的影响，此时第二阻挡层40的厚度可以设置为0.1～3nm，优选为0.5～1.5nm，从而与现有技术中厚度通常为3nm以上的阻挡层相比，有效地缓解对导电填充层的空间限制。
优选地，形成导电填充层50的材料选自Ni、Ti和Co中的任一种或多种，上述材料均为稳定地难溶金属，且不易被氧化，上述特性能够影响上述三种金属元素在沉积工艺中的生长机理，使上述金属元素基于其不同于金属W的生长机理能够在沉积工艺中引入较少的F、H和Cl等杂质离子，从而通过减薄阻挡层的厚度，能够更为有效地缓解对导电填充层的空间限制；更为优选地，形成导电填充层50的材料为Ni和/或Co，上述金属材料不仅能够避免工艺中杂质的引入，还能够具有更低的电阻率，从而有效地提高器件的性能。
在上述形成金属栅叠层的步骤中，形成上述第一阻挡层10和第二阻挡层40的材料可以独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9；形成上述第一功函数层20的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，0.1≤x≤0.9；形成上述第二功函数层30的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。形成上述金属栅叠层中各层的沉积工艺及其工艺条件本领域技术人员可以根据现有技术进行合理选取，在此不再赘述。
在一种优选的实施方式中，NMOS区域具有第一鳍片101和第二鳍片102，PMOS区域具有第三鳍片103和第四鳍片104，第一阻挡层10覆盖第一鳍片101、第二鳍片102、第三鳍片103和第四鳍片104设置，此时，在形成第一功函数层20的步骤与形成第二功函数层30的步骤之间，上述制备方法还包括以下步骤：去除位于NMOS区域上的部分第一功函数层20，以使第一阻挡层10的部分表面裸露，如图1所示；减薄位于NMOS区域上的部分第一阻挡层10，以使第一阻挡层10在第一鳍片101和第二鳍片102上具有不同厚度，如图2所示；减薄位于PMOS区域上的部分第一功函数层20，以使第一功函数层20在第三鳍片103和第四鳍片104上具有不同厚度，如图3所示。
在上述优选的实施方式中，利用第一阻挡层10的厚度控制NMOS的功函数，从而通过调整第一阻挡层10在NMOS区域上的厚度调整NMOS的阈值，并利用第一功函数层20的厚度控制PMOS的功函数，从而通过调整第一功函数层20在PMOS区域上的厚度调整PMOS的阈值，进而使NMOS和PMOS各形成两个不同阈值，VTN-1＜VTN-2，|VTP-1|＜|VTP-2|，其中，VTN-1为第一鳍片101对应NMOS的阈值，VTN-2为第二鳍片102对应NMOS的阈值，VTP-1为第三鳍片103对应PMOS的阈值，VTP-2为第四鳍片104对应PMOS的阈值，最终实现对CMOS器件多阈值的调节。
在上述优选的实施方式中，去除第一功函数层20、第一阻挡层10以及第一功函数层20的工艺可以独立地选自干法腐蚀、湿法腐蚀、灰化和剥离中的任一种。本领域技术人员可以根据现有技术对去除工艺及其工艺条件进行合理选取，在此不再赘述。
在上述调整NMOS的阈值以及PMOS的阈值的步骤之后，再顺序沉积第二功函数层30、第二阻挡层40和导电填充层50，以得到覆盖于所述NMOS区域和所述PMOS区域上的金属栅叠层，如图4和图5所示。
在形成上述金属栅叠层的步骤之前，本发明的上述制备方法还可以包括在具有NMOS区域和PMOS区域的衬底100上顺序沉积形成界面氧化层和高k介质层的步骤。上述界面氧化层可以为SiO2层，具体地，可以通过臭氧处理工艺在NMOS区域和PMOS区域中的各鳍片表面形成界面氧化层；上述高k介质层可以为HfO2层，形成高k介质层的工艺可以为原子层沉积工艺(ALD)、真空物理溅射沉积(PVD)或金属有机化学气相沉积(MOCVD)。本领域技术人员可以根据现有技术对上述形成界面氧化层和高k介质层的工艺条件进行合理选取。
在形成上述金属栅叠层的步骤之后，本发明的上述制备方法还可以包括实现器件互连的步骤。上述实现器件互连的具体步骤可以包括：沉积形成第二层间介质层(ILD 1)，形成金属层(CT)和硅化物层，并形成钨塞(W Plug)，并进行化学机械抛光，然后多层互连，并形成钝化层管脚(Pad)。
根据本发明的另一方面，还提供了一种CMOS器件，如图6所示，包括衬底100和金属栅叠层，衬底100包括NMOS区域和PMOS区域，金属栅叠层覆盖于NMOS区域和PMOS区域上的，金属栅叠层包括沿远离衬底100的方向顺序层叠设置的第一阻挡层10、第一功函数层20、第二功函数层30、第二阻挡层40和导电填充层50，导电填充层50中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间。
由于现有技术的CMOS器件中通常需要在功函数层与导电填充层之间设置较厚的阻挡层，以避免在工艺中引入的H、F、Cl等离子对器件性能的影响，从而加剧了对导电填充层的空间限制效应。而本发明的上述CMOS器件中导电填充层的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，由于不同的金属元素之间所具有的不同性质使其在沉积工艺时能够具有不同的生长机理，而不同的生长机理会对金属元素的生长过程造成影响，因此发明人通过实验发现，满足上述条件的金属元素基于其不同于金属W的生长机理能够具有在沉积工艺中引入较少H、F和Cl等离子的特点，从而使本发明的上述CMOS器件中无需设置较厚的第二阻挡层来防止杂质离子对器件性能的影响，进而能够通过降低第二阻挡层的厚度来有效缓解对导电填充层的空间限制。
在本发明的上述CMOS器件中，优选地，形成导电填充层50的材料选自Ni、Ti和Co中的任一种或多种。上述材料均为稳定地难溶金属，不易被氧化，能够减少工艺中引入的F、H和Cl等杂质离子，从而通过减薄阻挡层的厚度，能够更为有效地缓解对导电填充层的空间限制；更为优选地，形成导电填充层50的材料为Ni和/或Co，上述金属材料不仅能够避免工艺中杂质的引入，还能够具有更低的电阻率，从而有效地提高器件的性能。
在本发明的上述CMOS器件中，NMOS区域可以至少具有第一鳍片101和第二鳍片102，PMOS区域可以至少具有第三鳍片103和第四鳍片104。此时，在一种优选的实施方式中，如图6所示，第一阻挡层10位于NMOS区域和PMOS区域上，且第一阻挡层10在第一鳍片101和第二鳍片102上具有不同厚度；第一功函数层20位于与PMOS区域对应的部分第一阻挡层10上，且第一功函数层20在NMOS区域和PMOS区域上具有不同厚度；第二功函数层30位于第一功函数层20上以及与NMOS区域对应的部分第一阻挡层10上，且第二功函数层30在第三鳍片103和第四鳍片104上具有不同厚度。
在上述优选的实施方式中，利用第一阻挡层10的厚度控制NMOS的功函数，调整第一阻挡层10在NMOS区域上的厚度调整NMOS的阈值，利用第一功函数层20的厚度控制PMOS的功函数，调整第一功函数层20在PMOS区域上的厚度调整NMOS的阈值，使NMOS和PMOS各形成两个不同阈值，VTN-1＜VTN-2，|VTP-1|＜|VTP-2|，其中，VTN-1为第一鳍片101对应NMOS的阈值，VTN-2为第二鳍片102对应NMOS的阈值，VTP-1为第三鳍片103对应PMOS的阈值，VTP-2为第四鳍片104对应PMOS的阈值，从而实现对CMOS器件多阈值的调节。
下面将结合实施例及对比例进一步说明本发明提供的CMOS器件的制备方法。
实施例1
本实施例提供的制备方法得到如图6所示的CMOS器件，该制备方法包括以下步骤：
提供衬底100，衬底包括NMOS区域和PMOS区域，NMOS区域包含第一鳍片101和第二鳍片102，PMOS区域包含第三鳍片103和第四鳍片104；
在上述第一鳍片101、第二鳍片102、第三鳍片103和第四鳍片104表面形成界面氧化层，并在界面氧化层表面沉积形成高k介质层，其中，界面氧化层为SiO2层，高k介质层为HfO2层；
在衬底100上顺序沉积形成厚度为2nm的第一阻挡层10以及厚度为5nm的第一功函数层20，其中，第一阻挡层10为TaN层，第一功函数层20为TiAl层；
去除位于NMOS区域上的部分第一功函数层20，以使第一阻挡层10的部分表面裸露；
减薄位于NMOS区域上的部分第一阻挡层10，以使第一阻挡层10在第一鳍片101和第二鳍片102上具有不同厚度；
减薄位于PMOS区域上的部分第一功函数层20，以使第一功函数层20在第三鳍片103和第四鳍片104上具有不同厚度；
在第一阻挡层10和第一功函数层20上顺序沉积厚度为5nm的第二功函数层30以及厚度为1.5nm的第二阻挡层40，并填充金属Ni形成导电填充层50，以得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，其中，第二功函数层为TiN层，第二阻挡层40为TaN层。
对比例1
本对比例提供的制备方法得到如图6所示的CMOS器件，该制备方法包括以下步骤：
提供衬底100，衬底包括NMOS区域和PMOS区域，NMOS区域包含第一鳍片101和第二鳍片102，PMOS区域包含第三鳍片103和第四鳍片104；
在上述第一鳍片101、第二鳍片102、第三鳍片103和第四鳍片104表面形成界面氧化层，并在界面氧化层表面沉积形成高k介质层，其中，界面氧化层为SiO2层，高k介质层为HfO2层；
在衬底100上顺序沉积形成厚度为2nm的第一阻挡层10以及厚度为5nm的第一功函数层20，其中，第一阻挡层10为TaN层，第一功函数层20为TiAl层；
去除位于NMOS区域上的部分第一功函数层20，以使第一阻挡层10的部分表面裸露；
减薄位于NMOS区域上的部分第一阻挡层10，以使第一阻挡层10在第一鳍片101和第二鳍片102上具有不同厚度；
减薄位于PMOS区域上的部分第一功函数层20，以使第一功函数层20在第三鳍片103和第四鳍片104上具有不同厚度；
在第一阻挡层10和第一功函数层20上顺序沉积厚度为5nm的第二功函数层30以及厚度为3.2nm的第二阻挡层40，并填充金属Ni形成导电填充层50，以得到覆盖于NMOS区域和PMOS区域上的金属栅叠层，其中，第二功函数层为TiN层，第二阻挡层40为TaN层。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
导电填充层中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，由于不同的金属元素之间所具有的不同性质使其在沉积工艺时能够具有不同的生长机理，而不同的生长机理会对金属元素的生长过程造成影响，因此发明人通过实验发现，满足上述条件的金属元素基于其不同于金属W的生长机理能够具有在沉积工艺中引入较少H、F和Cl等离子的特点，从而无需设置较厚的第二阻挡层来防止杂质离子对器件性能的影响，进而能够通过降低第二阻挡层的厚度来有效缓解对导电填充层的空间限制。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种CMOS器件的制备方法，其特征在于，包括以下步骤：
提供衬底(100)，所述衬底(100)包括NMOS区域和PMOS区域；
在所述衬底(100)上顺序沉积形成第一阻挡层(10)、第一功函数层(20)、第二功函数层(30)、第二阻挡层(40)和导电填充层(50)，得到覆盖于所述NMOS区域和所述PMOS区域上的金属栅叠层，所述导电填充层(50)中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，
所述第二阻挡层(40)的厚度为0.1～3nm。
2.根据权利要求1所述的制备方法，其特征在于，形成所述导电填充层(50)的材料选自Ni、Ti和Co中的任一种或多种。
3.根据权利要求2所述的制备方法，其特征在于，形成所述导电填充层(50)的材料为Ni和/或Co。
4.根据权利要求1所述的制备方法，其特征在于，沉积形成所述导电填充层(50)的工艺选自原子层沉积、化学气相沉积和物理气相沉积中的任一种。
5.根据权利要求1至4中任一项所述的制备方法，其特征在于，所述第二阻挡层(40)的厚度为0.5～1.5nm。
6.根据权利要求1所述的制备方法，其特征在于，所述NMOS区域具有第一鳍片(101)和第二鳍片(102)，所述PMOS区域具有第三鳍片(103)和第四鳍片(104)，所述第一阻挡层(10)覆盖所述第一鳍片(101)、第二鳍片(102)、第三鳍片(103)和第四鳍片(104)设置，在形成所述第一功函数层(20)的步骤与形成所述第二功函数层(30)的步骤之间，所述制备方法还包括以下步骤：
去除位于所述NMOS区域上的部分所述第一功函数层(20)，以使所述第一阻挡层(10)的部分表面裸露；
减薄位于所述NMOS区域上的部分所述第一阻挡层(10)，以使所述第一阻挡层(10)在所述第一鳍片(101)和所述第二鳍片(102)上具有不同厚度；
减薄位于所述PMOS区域上的部分所述第一功函数层(20)，以使所述第一功函数层(20)在所述第三鳍片(103)和所述第四鳍片(104)上具有不同厚度。
7.根据权利要求1或6所述的制备方法，其特征在于，形成所述第一功函数层(20)的材料选自Al、TiAl、TiAlx、TiAlCx、TiCx和TaCx中的任一种或多种，0.1≤x≤0.9。
8.根据权利要求1或6所述的制备方法，其特征在于，形成所述第二功函数层(30)的材料选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
9.根据权利要求1或6所述的制备方法，其特征在于，形成所述第一阻挡层(10)和所述第二阻挡层(40)的材料独立地选自TiN、TaN、TiNx、TaNx和TiNSi中的任一种或多种，0.1≤x≤0.9。
10.一种CMOS器件，其特征在于，包括衬底(100)和金属栅叠层，所述衬底(100)包括NMOS区域和PMOS区域，所述金属栅叠层覆盖于所述NMOS区域和所述PMOS区域上的，所述金属栅叠层包括沿远离所述衬底(100)的方向顺序层叠设置的第一阻挡层(10)、第一功函数层(20)、第二功函数层(30)、第二阻挡层(40)和导电填充层(50)，所述导电填充层(50)中的任一种金属为Ti或在金属活性顺序表中位于Ti与W之间，
所述第二阻挡层(40)的厚度为0.1～3nm。
11.根据权利要求10所述的CMOS器件，其特征在于，形成所述导电填充层(50)的材料选自Ni、Ti和Co中的任一种或多种。
12.根据权利要求11所述的CMOS器件，其特征在于，形成所述导电填充层(50)的材料为Ni和/或Co。
13.根据权利要求10所述的CMOS器件，其特征在于，所述NMOS区域至少具有第一鳍片(101)和第二鳍片(102)，所述PMOS区域至少具有第三鳍片(103)和第四鳍片(104)；
所述第一阻挡层(10)位于所述NMOS区域和所述PMOS区域上，且所述第一阻挡层(10)在所述第一鳍片(101)和所述第二鳍片(102)上具有不同厚度；
所述第一功函数层(20)位于与所述PMOS区域对应的部分所述第一阻挡层(10)上，且所述第一功函数层(20)在所述NMOS区域和所述PMOS区域上具有不同厚度；
所述第二功函数层(30)位于所述第一功函数层(20)上以及与所述NMOS区域对应的部分所述第一阻挡层(10)上，且所述第二功函数层(30)在所述第三鳍片(103)和所述第四鳍片(104)上具有不同厚度。
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