JP2013511158A - イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートmosfetの駆動電流の増大化 - Google Patents

イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートmosfetの駆動電流の増大化 Download PDF

Info

Publication number
JP2013511158A
JP2013511158A JP2012539084A JP2012539084A JP2013511158A JP 2013511158 A JP2013511158 A JP 2013511158A JP 2012539084 A JP2012539084 A JP 2012539084A JP 2012539084 A JP2012539084 A JP 2012539084A JP 2013511158 A JP2013511158 A JP 2013511158A
Authority
JP
Japan
Prior art keywords
gate
ions
semiconductor device
film
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012539084A
Other languages
English (en)
Other versions
JP5507701B2 (ja
Inventor
メハンドゥル,リシャブ
ウェーバー,コリー,イー.
アシュトシュ,アシュトシュ
ファン,ジャック
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2013511158A publication Critical patent/JP2013511158A/ja
Application granted granted Critical
Publication of JP5507701B2 publication Critical patent/JP5507701B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02694Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3215Doping the layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体デバイスは、フィン及び金属ゲート膜を有する。フィンは半導体材料の表面に形成されている。金属ゲート膜は、フィン上に形成され、且つ金属ゲート内に圧縮応力を形成するために当該金属ゲート膜内に注入されたイオンを有する。典型的な一実施形態において、半導体材料の表面は(100)結晶格子方向を有し、フィンの方向は、半導体材料の結晶格子に関して<100>方向に沿っている。典型的な他の一実施形態において、半導体材料の表面は(100)結晶格子方向を有し、フィンの方向は、半導体材料の結晶格子に関して<110>方向に沿っている。フィンは、金属ゲート膜内の圧縮応力によって生成される面外圧縮を有する。

Description

この開示はトライゲートMOSFETに関する。
チャネルのキャリア移動度及び駆動電流を高めるために、トランジスタのチャネル内に引張応力を生成するよう、トライゲート(Tri-gate)トランジスタのソース及びドレイン領域に、炭素ドープされたシリコンエピタキシャル層が堆積されている。しかしながら、この技術は、比較的低いキャリア移動度、従って、比較的低い飽和ドレイン電流Idsat及び線形(リニア)ドレイン電流Idlinを提供するのみである。
駆動電流を増大化し得る半導体デバイス及びその製造方法が提供される。
一態様において、半導体デバイスの製造方法は、半導体材料の表面に半導体デバイスのフィンを形成し、フィン上に金属ゲート膜を形成し、金属ゲート膜にイオンを注入することを有する。
ここに開示される実施形態は、以下の図を含んだ添付図面において、限定としてではなく例として示される。図面において、似通った参照符号は同様の要素を表している。
ここでの開示事項に係る、トランジスタのチャネルに面外圧縮を生成するようにトライゲートNMOSトランジスタ内に圧縮金属ゲート応力を形成するためにイオン注入を用いるプロセスの典型的な一実施形態を示すフロー図である。 ここでの開示事項に係るプロセスにおけるトライゲートトランジスタの典型的な一実施形態の一部を示す断面図である。 ここでの開示事項に係るプロセスにおけるトライゲートトランジスタの典型的な一実施形態の一部を示す断面図である。 NMOSトライゲートトランジスタの一部を示す斜視図であり、トランジスタのゲートへのイオン注入によってトランジスタのチャネル上に生成される面外圧縮力の応力レベルをシミュレーションして示している。 MPa単位で測定した応力の関数として長チャネル(LC)移動度増大率を示すグラフである。 金属ゲート応力を有しない<110>チャネル方向及び(100)頂面方位を持つデバイスのIdsatのシミュレーション結果を示す図である。 金属ゲート応力を有しない<110>チャネル方向及び(100)頂面方位を持つデバイスのIdlinのシミュレーション結果を示す図である。 認識されるように、説明の単純化及び明瞭化のため、図中に示される要素は必ずしも縮尺通りに描かれていない。例えば、明瞭化のために、一部の要素の寸法は他の要素に対して誇張されていることがある。また、適切であると考えられる場合には、参照符号を、複数の図の間で、対応且つ/或いは類似する要素を指し示すために繰り返している。
ここでは、イオン注入を用いて圧縮性の金属ゲート応力を作り出すことによってトライゲートMOSFETの駆動電流を増大させる実施形態を説明する。以下の説明においては、ここで開示される実施形態の完全なる理解を提供するために、数多くの具体的詳細事項が説明される。しかしながら、当業者に認識されるように、ここで開示される実施形態は、それら具体的詳細事項のうちの1つ以上を用いずに実施されることができ、また、その他の方法、構成要素、材料、等々を用いて実施されてもよい。また、本願に係る態様を不明瞭にしないよう、周知の構造、材料又は処理については詳細には図示あるいは説明しないこととする。
本明細書全体における“一実施形態”又は“或る実施形態”への言及は、その実施形態に関連して説明される特定の機能、構造又は特徴が、少なくとも1つの実施形態に含まれることを意味する。故に、本明細書を通して様々な箇所で“一実施形態において”又は“或る実施形態において”という言い回しが現れることは、必ずしも全てが同一の実施形態に言及しているわけではない。また、それらの特定の機能、構造又は特徴は、1つ以上の実施形態において好適に組み合わされ得る。用語“典型的”は、ここでは、“例又は例示としての役割を果たす”ことを意味する。ここで“典型的”として説明される実施形態は、その他の実施形態より必ず好適あるいは有利であると解釈されるべきでない。
ここでの開示事項により、金属ゲートにイオン注入してトランジスタのチャネルに面外圧縮を生成することによってキャリア移動度及び駆動電流をさらに高める技術が提供される。
トランジスタの新たな世代ごとにトランジスタの限界寸法(クリティカルディメンジョン)がますます小さくなるにつれ、ゲートメタル堆積のプロセスは、ゲートメタル内のボイドの形成を回避するため、スパッタリングではなく、例えば原子層成長(ALD)プロセスなどの化学気相成長(CVD)プロセスになる傾向にある。ALDにより堆積された金属は、スパッタリングされた金属で通常見られる圧縮歪みの代わりに、本質的に引張性の歪みを有することが知られている。ここでの開示事項は、以下に限られないが例えば窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、炭素、アルミニウム若しくはチタン、又はこれらの組み合わせなどのイオンを、金属ゲートに注入することによって、ALD堆積されたゲートメタル層内に圧縮歪みを形成する。
ここでの開示事項は、イオン注入を用いて、トライゲート又はfinFETのNMOSトランジスタ内に圧縮性の金属ゲート応力を形成し、それにより、トランジスタのチャネルに、チャネルのキャリア移動度及び駆動電流を増大させる面外(out-of-plane)圧縮を生成することに関する。イオン注入によって形成される圧縮性のゲート歪みは、トライゲートトランジスタのうちの支配的な側壁トランジスタの圧縮歪みとしてチャネルに伝達する。典型的な一実施形態によれば、キャリア移動度及び駆動電流は、チャネルの側壁が(100)結晶格子方向を有する頂面(110)の結晶格子を有するウェハ上に形成される<110>方向を向いたチャネルに面外圧縮を与えることによって、有意に増大される。チャネルの側壁が(100)方位を有する頂面(100)結晶格子を有するウェハ上に形成される<100>方向のチャネル方向においても、面外圧縮により、同様のキャリア移動度及び駆動電流の増大が示される。
ここでの開示事項によれば、(100)結晶格子方向を有するウェハの頂面に形成されて<110>方向を向いたチャネル内に圧縮歪みを生成するために、トライゲートNMOSトランジスタの金属ゲートにイオンが注入される。他の例では、(100)結晶格子方向を有するウェハの頂面に形成された<100>方向を向いたチャネルを有するようにされたトライゲートトランジスタの金属ゲートへのイオン注入によって、圧縮歪みを生成することができる。ここでの開示事項に係る技術は、従来の、複数の工程を必要とするものである、チャネル歪みを形成するEPI成長技術より、複雑でないものとなり得る。さらに、ゲートのピッチがスケーリングされるにつれ、従来技術によって使用されるEPI領域は、ゲート(すなわち、チャネル長Lg)より遙かに進んで短縮される。このことは、ここでの開示技術を、より狭いピッチで魅力的なものとする。
図1は、ここでの開示事項に係る、トランジスタのチャネルに面外圧縮を生成するようにトライゲートNMOSトランジスタ内に圧縮金属ゲート応力を形成するためにイオン注入を用いるプロセス100の典型的な一実施形態を示すフロー図である。図1に示す典型的な実施形態は2つの段階を有し、第1の段階において、ステップ101によって示されるように、約2nmと約100nmとの間の厚さを有する薄い共形(コンフォーマル)の金属膜が堆積される。典型的な一実施形態において、この薄い共形膜の厚さは約10nmである。薄い共形金属膜に使用され得る好適な金属には、以下に限られないが、アルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、若しくはジルコニウム、又はこれらの組み合わせが含まれる。ステップ102にて、周知のイオン注入技術を用いて、ゲートメタルに、以下に限られないが例えばアルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、ジルコニウム、窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、若しくは炭素、又はこれらの組み合わせなどの、イオンが注入される。注入ドーズ量は約1×1015/cmと約1×1017/cmとの間とすることができ、注入エネルギーは約1.0keVと約500keVとの間で変化させ得る。
図2Aは、トライゲートトランジスタ200の典型的な一実施形態の一部を示す断面図であり、フィン201及びゲートメタル膜202が示されている。フィン201は酸化物203同士の間に配置されている。図2Aに示すように、第1の段階において、薄い共形の金属膜を形成するために、原子層成長(ALD)又は化学気相成長(CVD)の堆積技術を用いて、ゲートメタル膜202が堆積される(ステップ101)。図1のステップ102において、周知のイオン注入技術を用いて、ゲートメタル膜202に、以下に限られないが例えばアルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、ジルコニウム、窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、若しくは炭素、又はこれらの組み合わせなどのイオン204が注入される。理解されるべきことには、元素周期表からのほぼ如何なるイオンもゲートメタル膜202に注入されることができる。また、理解されるように、より軽量のイオンは、汚染物質として作用することがあるので、その他のイオンより、あまり好ましくないことがある。
イオン注入ステップ102の後のプロセスの第2段階において、フローはステップ103へと続き、周知のALDプロセス及びそれに続く研磨を用いて、例えば低抵抗金属などのゲートフィル(充填)205が完了される。図2Bは、ステップ103の後のトランジスタ200を示している。典型的な一実施形態において、約45°の注入角度での約1.2×1016の窒素イオン注入ドーズ量により、ゲートメタル内に約1%の圧縮歪みが達成される。
典型的な他の一実施形態において、ステップ102のイオン注入は、ステップ103のゲートフィル及び研磨の後に行われてもよい。
図3−6は、試験及び/又はシミュレーションの結果を示している。これらの結果は、単に説明の目的で提示されるものであり、ここでの開示事項の限定又は見込みとして解釈されるべきではない。図3は、NMOSトライゲートトランジスタ300の一部を示す斜視図であり、トランジスタのゲートへのイオン注入によってトランジスタのチャネル上に生成される面外圧縮力の応力レベルをシミュレーションしたものを示している。より具体的には、図3は、チャネル301と窒素イオンが(シミュレーションにより)注入されたゲート302とを更に詳しく描写している。灰色の陰影は、ダイン(dyne)/cmを測定単位とした面外応力のレベルを表している。図3に描写される圧縮力の範囲は、図3の右上に示されている。図3に示されるように、303の位置でゲート302に約2.1×1010ダイン/cmの圧縮応力が形成されるとき、304の位置のチャネル301内に約8.4×10ダイン/cmの面外圧縮力が生成される。
図4は、MPa単位で測定した応力の関数として長チャネル(long-channel;LC)移動度の増大率を示したグラフを示している。図4にて見て取れるように、面外圧縮は、<110>又は<100>のチャネル方向を有する(100)ウェハ方位において、キャリア移動度及び駆動電流の増大をもたらすが、<110>チャネル方向を有する(110)ウェハ方位においては、キャリア移動度及び駆動電流の増大をもたらさない。曲線401及び402は、互いに重なっているが、それぞれ、<110>チャネル方向を有する(100)ウェハ方位、及び<100>チャネル方向を有する(100)ウェハ方位について、移動度の増大率を表している。曲線403は、<110>チャネル方向を有する(110)ウェハ方位についての移動度の増大率である。故に、NMOSトライゲートトランジスタの場合、<110>チャネル方向を有する(110)ウェハ方位が、有利な(100)方位を側壁トランジスタに提供する。
ここでの開示事項によれば、やはり(100)側壁上に<100>方向のチャネルを有する(100)ウェハ上の<100>チャネル方向についても、同様の長チャネルデバイスの利益が見られる。<110>チャネル方向を有する(110)頂面、又は<100>チャネル方向を有する(100)頂面の何れかが使用される場合、約37%のIdsatの増大率、及び約17%のIdlinの増大率が、シミュレーションにて観察されている。
図5及び6は、金属ゲート応力を有しない<110>チャネル方向及び(100)頂面方位を持つデバイスについて、それぞれ、Idsat及びIdlinのシミュレーション結果を示している。図5及び6において、横座標はソース−ドレイン間リーク電流(A/μm)の対数であり、縦座標はmA/μmを測定単位としている。図5及び6中の“Halo”表示はドーピング注入をイオン/cmで表している。図5及び6において基準となる線は、それぞれ、曲線501及び601である。面方位の変更なしで、金属ゲート応力を付加すると、約11%のIdsat(図5中の502)及び約7%のIdlin(図6中の602)の駆動能力の低下が見られる。圧縮金属ゲート応力と(110)頂面とする面方位の変更とを用いると、Ioffを合わせたとき、約37%のIdsatの増大(図5中の503)及び約17%のIdlinの増大(図6中の603)が見られる。金属ゲート応力が、頂面を同じく(100)としたままで、<100>チャネル方向と組み合わされるときにも、同様の増大が観察される。
例示の実施形態についての以上の説明は、要約書に記載した事項も含めて、網羅的であることを意図したものではなく、また、開示した形態そのものへの限定を意図したものでもない。ここでは、説明の目的で具体的な実施形態及び例を説明したが、当業者に認識されるように、この開示の範囲内で様々な均等な変更が可能である。
それらの変更は、以上の詳細な説明を踏まえることで行うことが可能になる。請求項中で使用される用語は、その範囲を明細書及び特許請求の範囲にて開示された具体的な実施形態に限定するように解釈されるべきでない。むしろ、ここで開示された実施形態の範囲は、確立されたクレーム解釈の原則に従って解釈されることになる請求項によって決定されるべきである。

Claims (25)

  1. 半導体デバイスを製造する方法であって:
    半導体材料の表面に前記半導体デバイスのフィンを形成する工程;
    前記フィン上に前記半導体デバイス用の金属ゲート膜を形成する工程;及び
    前記金属ゲート膜にイオンを注入する工程;
    を有する方法。
  2. 前記半導体材料の表面は(100)結晶格子方向を有し、前記フィンの方向は、前記半導体材料の結晶格子に関して<100>方向に沿っている、あるいは
    前記半導体材料の表面は(100)結晶格子方向を有し、前記フィンの方向は、前記半導体材料の結晶格子に関して<110>方向に沿っている、
    請求項1に記載の方法。
  3. 前記フィン上に前記金属ゲート膜を形成する工程は、ゲートのゲートトレンチ内に共形金属膜を形成することを有し、
    前記金属ゲート膜にイオンを注入する工程は、前記共形金属膜にイオンを注入することを有し、且つ
    当該方法は更に、前記ゲートのゲートトレンチ内のイオン注入された前記共形金属膜上でゲートフィルを完了させる工程を有する、
    請求項2に記載の方法。
  4. 前記金属ゲート膜にイオンを注入する工程は更に、約1×1015イオン/cmと約1×1017イオン/cmとの間のドーズ量且つ約0.1keVと約500keVとの間の注入エネルギーでイオンを注入することを有する、請求項3に記載の方法。
  5. 前記共形金属膜は、アルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、若しくはジルコニウム、又はこれらの組み合わせを有する、請求項4に記載の方法。
  6. 前記イオンは、窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、炭素、アルミニウム、若しくはチタン、又はこれらの組み合わせを有する、請求項5に記載の方法。
  7. 前記半導体デバイスはfinFETデバイスを有する、請求項6に記載の方法。
  8. 前記共形金属膜を形成することは、原子層成長法又は化学気相成長法を用いて前記共形金属膜を形成することを有する、請求項7に記載の方法。
  9. 前記イオン注入された共形金属膜上で前記ゲートフィルを完了させる工程は、原子層成長法又は化学気相成長法を用いて前記ゲートフィルを完了させることを有する、請求項3に記載の方法。
  10. 前記イオンは、窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、炭素、アルミニウム、若しくはチタン、又はこれらの組み合わせを有する、請求項9に記載の方法。
  11. 前記金属ゲート膜にイオンを注入する工程は更に、約1×1015イオン/cmと約1×1017イオン/cmとの間のドーズ量且つ約0.1keVと約500keVとの間の注入エネルギーでイオンを注入することを有する、請求項10に記載の方法。
  12. 前記共形金属膜は、アルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、若しくはジルコニウム、又はこれらの組み合わせを有する、請求項11に記載の方法。
  13. 前記半導体デバイスはfinFETデバイスを有する、請求項12に記載の方法。
  14. 半導体材料の表面に形成されたフィン;及び
    前記フィン上に形成された金属ゲート膜であり、当該金属ゲート膜内に注入されたイオンを有する金属ゲート膜;
    を有する半導体デバイス。
  15. 前記半導体材料の表面は(100)結晶格子方向を有し、前記フィンの方向は、前記半導体材料の結晶格子に関して<100>方向に沿っており、あるいは
    前記半導体材料の表面は(100)結晶格子方向を有し、前記フィンの方向は、前記半導体材料の結晶格子に関して<110>方向に沿っており、
    前記フィンは、前記金属ゲート膜内の圧縮応力によって生成される面外圧縮を有する、
    請求項14に記載の半導体デバイス。
  16. 前記金属ゲート膜は:
    ゲートのゲートトレンチ内に形成された共形金属膜であり、前記注入されたイオンが注入されている共形金属膜;及び
    前記ゲートのゲートトレンチ内のイオン注入された前記共形金属膜上に形成されたゲートフィル;
    を有する、請求項15に記載の半導体デバイス。
  17. 前記イオンは、約1×1015イオン/cmと約1×1017イオン/cmとの間のドーズ量且つ約0.1keVと約500keVとの間の注入エネルギーで注入されている、請求項16に記載の半導体デバイス。
  18. 前記共形金属膜は、アルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、若しくはジルコニウム、又はこれらの組み合わせを有する、請求項17に記載の半導体デバイス。
  19. 前記イオンは、窒素、キセノン、アルゴン、ネオン、クリプトン、ラドン、炭素、アルミニウム、若しくはチタン、又はこれらの組み合わせを有する、請求項18に記載の半導体デバイス。
  20. 当該半導体デバイスはfinFETデバイスを有する、請求項19に記載の半導体デバイス。
  21. 前記共形金属膜は、原子層成長法又は化学気相成長法によって形成されている、請求項20に記載の半導体デバイス。
  22. 前記イオンは、窒素、キセノン、アルゴン、炭素、アルミニウム、若しくはチタン、又はこれらの組み合わせを有する、請求項15に記載の半導体デバイス。
  23. 前記イオンは、約1×1015イオン/cmと約1×1017イオン/cmとの間のドーズ量且つ約0.1keVと約500keVとの間の注入エネルギーで注入されている、請求項22に記載の半導体デバイス。
  24. 前記共形金属膜は、アルミニウム、バリウム、クロム、コバルト、ハフニウム、イリジウム、鉄、ランタン及びその他のランタニド、モリブデン、ニオブ、オスミウム、パラジウム、白金、レニウム、ルテニウム、ロジウム、スカンジウム、ストロンチウム、タンタル、チタン、タングステン、バナジウム、イットリウム、亜鉛、若しくはジルコニウム、又はこれらの組み合わせを有する、請求項23に記載の半導体デバイス。
  25. 当該半導体デバイスはfinFETデバイスを有する、請求項24に記載の半導体デバイス。
JP2012539084A 2009-12-23 2010-11-18 イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートmosfetの駆動電流の増大化 Active JP5507701B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/646,673 2009-12-23
US12/646,673 US20110147804A1 (en) 2009-12-23 2009-12-23 Drive current enhancement in tri-gate MOSFETS by introduction of compressive metal gate stress using ion implantation
PCT/US2010/057174 WO2011087566A1 (en) 2009-12-23 2010-11-18 Drive current enhancement in tri-gate mosfets by introduction of compressive metal gate stress using ion implantation

Publications (2)

Publication Number Publication Date
JP2013511158A true JP2013511158A (ja) 2013-03-28
JP5507701B2 JP5507701B2 (ja) 2014-05-28

Family

ID=44149841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012539084A Active JP5507701B2 (ja) 2009-12-23 2010-11-18 イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートmosfetの駆動電流の増大化

Country Status (7)

Country Link
US (1) US20110147804A1 (ja)
EP (1) EP2517230A4 (ja)
JP (1) JP5507701B2 (ja)
KR (1) KR20120084812A (ja)
CN (2) CN102612737B (ja)
HK (1) HK1176163A1 (ja)
WO (1) WO2011087566A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
CN103779413B (zh) 2012-10-19 2016-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20160035891A1 (en) * 2014-07-31 2016-02-04 Qualcomm Incorporated Stress in n-channel field effect transistors
CN106328501B (zh) * 2015-06-23 2019-01-01 中国科学院微电子研究所 半导体器件的制造方法
US10529717B2 (en) 2015-09-25 2020-01-07 International Business Machines Corporation Orientation engineering in complementary metal oxide semiconductor fin field effect transistor integration for increased mobility and sharper junction
CN105633171A (zh) * 2016-03-22 2016-06-01 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示装置
CN113253812B (zh) 2021-06-21 2021-10-29 苏州浪潮智能科技有限公司 一种硬盘固定装置和服务器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
US7186599B2 (en) * 2004-01-12 2007-03-06 Advanced Micro Devices, Inc. Narrow-body damascene tri-gate FinFET
US7176092B2 (en) * 2004-04-16 2007-02-13 Taiwan Semiconductor Manufacturing Company Gate electrode for a semiconductor fin device
JP2006120718A (ja) * 2004-10-19 2006-05-11 Toshiba Corp 半導体装置およびその製造方法
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 FinFET을 포함하는반도체 소자 및 그 제조방법
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7341902B2 (en) * 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
US7791112B2 (en) * 2007-10-04 2010-09-07 International Business Machines Corporation Channel stress engineering using localized ion implantation induced gate electrode volumetric change
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
US8753936B2 (en) * 2008-08-12 2014-06-17 International Business Machines Corporation Changing effective work function using ion implantation during dual work function metal gate integration

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法

Also Published As

Publication number Publication date
CN102612737B (zh) 2015-12-09
US20110147804A1 (en) 2011-06-23
CN105428232A (zh) 2016-03-23
KR20120084812A (ko) 2012-07-30
CN102612737A (zh) 2012-07-25
WO2011087566A1 (en) 2011-07-21
JP5507701B2 (ja) 2014-05-28
HK1176163A1 (zh) 2013-07-19
EP2517230A1 (en) 2012-10-31
EP2517230A4 (en) 2013-10-23

Similar Documents

Publication Publication Date Title
JP5507701B2 (ja) イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートmosfetの駆動電流の増大化
US7482211B2 (en) Junction leakage reduction in SiGe process by implantation
TWI495101B (zh) 藉由使用包含具有高共價半徑之原子的嵌入半導體層之用於矽基電晶體中工程應變之技術
TWI411106B (zh) 非對稱半導體裝置中用於增強效能之方法及設備
KR101605150B1 (ko) 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들
US8105908B2 (en) Methods for forming a transistor and modulating channel stress
TWI327779B (en) Strained dislocation-free channels for cmos and method of manufacture
TW200400569A (en) Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
US20120080720A1 (en) Method of forming a semiconductor device and semiconductor device
US8212253B2 (en) Shallow junction formation and high dopant activation rate of MOS devices
CN103632973B (zh) 半导体器件及其制造方法
KR20130034059A (ko) 매립 절연 층과 결합된 응력기의 탄성 에지 이완을 사용하는 변형 반도체
US7952122B2 (en) Strained semiconductor device and method of making same
US7867861B2 (en) Semiconductor device employing precipitates for increased channel stress
US7138318B2 (en) Method of fabricating body-tied SOI transistor having halo implant region underlying hammerhead portion of gate
KR101083427B1 (ko) 서로 다른 특성을 갖는 결정질 반도체 영역을 갖는 기판을제조하는 방법
Collaert et al. Stress hybridization for multigate devices fabricated on supercritical strained-SOI (SC-SSOI)
CN110364436B (zh) 半导体器件及其形成方法
US8748272B2 (en) Method of introducing strain into channel and device manufactured by using the method
CN107437533B (zh) 半导体结构及其制造方法
US6867104B2 (en) Method to form a structure to decrease area capacitance within a buried insulator device
US6930362B1 (en) Calcium doped polysilicon gate electrodes
Saha Device characteristics of sub-20-nm silicon nanotransistors
US20050179067A1 (en) Semiconductor device and fabricating method thereof
TWI290360B (en) A structure of high electron mobility Ge nMOSFET by using a tensile [110] uni-axial strain

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140319

R150 Certificate of patent or registration of utility model

Ref document number: 5507701

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250