KR20120084812A - 이온 주입을 이용한 압축 금속 게이트 응력의 도입에 의한 트라이게이트 ｍｏｓｆｅｔ의 구동 전류 증대 - Google Patents
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Abstract
반도체 소자는 핀과 금속 게이트 막을 포함한다. 핀은 반도체 재료의 표면 위에 형성된다. 금속 게이트 막은 핀 위에 형성되며 금속 게이트 안에서 압축 응력을 형성하기 위해 금속 게이트 막 안에 주입되는 이온을 포함한다. 전형적인 일 실시예에서, 반도체 재료의 표면은 (100) 결정 격자 배향을 포함하며, 핀의 배향은 반도체의 결정 격자를 기준으로 <100> 방향을 따른다. 전형적인 또 다른 실시예에서, 반도체 재료의 표면은 (100) 결정 격자 배향을 포함하며, 핀의 배향은 반도체의 결정 격자를 기준으로 <110> 방향을 따른다. 핀은 금속 게이트 막 내 압축 응력에 의해 발생되는 평면 외 압축을 포함한다.
Description
트랜지스터의 채널 안에 인장 응력(tensil stress)을 생성하여 채널의 캐리어 이동성 및 채널의 구동 전류를 증대시키도록, 탄소 도핑된 실리콘 에피택셜층이 트라이게이트(Tri-gate) 트랜지스터들의 소스 및 드레인 영역들 상에 증착된다. 그러나, 이 기법은 단지 상대적으로 낮은 캐리어 이동성을 제공하며, 결과적으로 상대적으로 낮은 포화 드레인 전류 Idsat 및 선형 드레인 전류 Idlin을 가진다.
여기 개시된 실시예들은 유사한 참조 부호는 유사한 구성요소들을 나타내는 첨부 도면들의 도면들 내에서 한정이 아닌 예로서 예시된다.
도 1은 여기 개시된 발명 대상에 따라 트라이게이트 NMOS 트랜지스터 내에 압축 금속 게이트 응력을 형성하도록 트랜지스터의 채널 안에 평면 외(out-of-plane) 압축력을 생성하는 이온 주입을 이용하는 프로세스의 한 전형적인 실시예의 흐름도를 도시한다.
도 2(a) 및 2(b)는 여기 개시된 발명 대상에 따라 공정 중인 트라이게이트 트랜지스터의 전형적인 일 실시예의 일부에 대한 단면도들을 도시한다.
도 3은 NMOS 트라이게이트 트랜지스터의 게이트 안으로의 이온 주입을 통해 이 트랜지스터의 채널 상에 생성되는 시뮬레이션된 평면 외 압축 포스 응력 레벨을 예시적으로 제공하는 상기 트랜지스터의 일부분에 대한 사시도를 도시한다.
도 4는 MPa에서 측정되는 응력의 함수로서 긴 채널(LC(long channel)) 이동성 이득을 예시적으로 도시한 그래프를 보인다.
도 5 및 6은 금속 게이트 응력 없이 <110> 채널 배향 및 (100) 상면 배향을 가지는 소자의 Idsat 및 Idlin의 시뮬레이션 결과들을 각기 예시적으로 보여준다.
예시의 단순성 및/또는 명료성을 위해 도면에 예시된 구성요소들이 반드시 축척에 따라 도시된 것은 아니라는 것을 이해할 것이다. 예를 들어, 구성요소들 중 일부의 치수는 명료성을 위해 다른 구성요소들에 비해 과장될 수 있다. 또한, 적절하다고 간주될 때, 참조 부호들은 상응 및/또는 유사 구성요소들을 가리키기 위해 도면들에 걸쳐 반복되었다.
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도 5 및 6은 금속 게이트 응력 없이 <110> 채널 배향 및 (100) 상면 배향을 가지는 소자의 Idsat 및 Idlin의 시뮬레이션 결과들을 각기 예시적으로 보여준다.
예시의 단순성 및/또는 명료성을 위해 도면에 예시된 구성요소들이 반드시 축척에 따라 도시된 것은 아니라는 것을 이해할 것이다. 예를 들어, 구성요소들 중 일부의 치수는 명료성을 위해 다른 구성요소들에 비해 과장될 수 있다. 또한, 적절하다고 간주될 때, 참조 부호들은 상응 및/또는 유사 구성요소들을 가리키기 위해 도면들에 걸쳐 반복되었다.
여기에서 이온 주입을 이용하여 압축 금속 게이트 응력을 생성함으로써 트라이게이트 MOSFET들 내 구동 전류를 증대시키기 위한 실시예들이 기술된다. 이하의 설명에서, 여기에 개시된 실시예들에 대한 철저한 이해를 제공하기 위해 수많은 특정 세부사항들이 언급된다. 그러나, 관련 기술분야의 숙련자라면 여기에 개시된 실시예들이 특정 세부사항들 중 한 개 이상 없이도, 혹은 다른 방법, 구성요소, 재료 등을 이용하여 실시될 수 있다는 것을 알 수 있을 것이다. 다른 경우들에 있어서, 명세서의 양태들을 불명료하게 하는 것을 피하기 위해 잘 알려진 구조들, 재료들, 또는 동작들은 상세하게 도시되거나 기술되지 않는다.
이 명세서 전체를 통해 "하나의 실시예(one embodiment)" 또는 "일 실시예(an embodiment)"라는 언급은 그 실시예와 관련해 기술된 특정한 구성, 구조, 또는 특징이 본 발명의 적어도 일 실시예 안에 포함된다는 것을 의미한다. 따라서, 이 명세서 전체를 통해 여러 곳에 나타나는 "하나의 실시예에 있어서(in one embodiment)"나 "일 실시예에 있어서(in an embodiment)"라는 문구가 모두 반드시 같은 실시예를 의미하는 것은 아니다. 또한, 특정 구성, 구조, 또는 특징들이 어떤 적절한 방식으로 한 개 이상의 실시예들 안에서 결합될 수 있다. "전형적인(exemplary)"이라는 말은 여기에서 "예, 경우, 또는 예시로서 역할을 한다(serving as an example, instance, or illustration)"는 것을 의미하기 위해 사용된다. 여기에 "전형적인(exemplary)" 것이라고 기술된 모든 실시예는 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 간주되어야 하는 것은 아니다.
여기에 개시된 발명 대상은 트랜지스터의 채널 내 평면 외 압축을 생성하기 위해 금속 게이트 내 이온 주입에 의해 압축 금속 게이트 응력을 형성함으로써 캐리어 이동성 및 구동 전류를 보다 증대시키는 기법을 제공한다.
트랜지스터들의 임계 치수들이 새로운 각 세대의 트랜지스터들과 함께 점점 더 작아지기 때문에, 게이트 금속 증착을 위한 공정은 게이트 금속 내 빈틈의 형성을 피하기 위한 스퍼터링(sputtering)과 반대로, 원자층 증착(ALD(atomic layer deposition))과 같은 화학적 기상 증착(CVD(chemical vapor deposition)) 공정이기 쉽다. 그렇게 ALD 증착된 금속들은 스퍼터링된 재료들과 관련하여 보통 보여지는 압축 변형율(compressive strain) 대신 내재적 인장변형율(tensile strain)을 가진다는 것이 알려져 있다. 여기에 개시된 발명 대상은 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 탄소, 알루미늄 또는 티타늄, 또는 이들의 조합과 같은 이온들을 금속 게이트 안에 주입함으로써 ALD 증착된 게이트 금속층 내에 압축 응력을 형성한다.
여기에 개시된 발명 대상은 이온 주입을 이용하여 트라이게이트, 또는 finFET, NMOS 트랜지스터들 내에 압축 금속 게이트 응력을 형성하며, 그에 따라 트랜지스터의 채널 내 평면 외 압축을 생성시켜 채널의 캐리어 이동성 및 구동 전류를 증대시키는 것에 관한 것이다. 이온 주입을 통해 형성되는 압축 게이트 변형률이 트라이게이트 트랜지스터의 지배적 측벽(sidewall) 트랜지스터에 대한 라인의 압축 변형률로서 채널로 전이된다. 전형적인 일 실시예에서, <110> 방향으로 배향되고 상면(110) 결정 격자를 가진 웨이퍼 위에 형성되는 채널에 대해 평면 외 압축력을 가함으로써 캐리어 이동성 및 구동 전류가 크게 증대되며, 채널의 측벽은 (100) 결정 격자 배향을 가진다. <100> 방향으로 배향되고 상면(100) 결정 격자를 가진 웨이퍼 위에 형성되는 채널에 대해 평면 외 압축으로부터 유사한 캐리어 이동성 및 구동 전류 증대 역시 보여지며, 채널의 측벽은 (100) 배향을 가진다.
여기 개시된 발명 대상에 따라, 트라이게이트 NMOS 트랜지스터의 금속 게이트에 이온들이 주입되어 <110> 방향으로 배향되고 (100) 결정 격자 배향을 가진 웨이퍼의 상면에 형성되는 채널 안에 압축 응력을 생성한다. 다른 대안으로서, (100) 결정 격자 배향을 가진 웨이퍼의 상면에 형성되어 있던 채널이 <100> 방향으로 배향되도록 트라이게이트 트랜지스터의 금속 게이트 안으로의 이온 주입을 통해 채널 안에 압축 응력이 생성될 수 있다. 여기 개시된 발명 대상의 기법들은 여러 단계들을 요하는 채널 변형율 형성하는 종래의 EPI 성장 기법들보다 덜 복잡할 수 있다. 또한, 피치 및 게이트 스케일들로서, 종래의 기법들에 의해 사용되는 EPI 영역들은 게이트(또는 채널 길이 Lg)보다 훨씬 더 빠르게 감소되고, 이것은 여기 개시된 기법들이 보다 좁은 피치들에서 흥미로운 것이 되게 한다.
도 1은 여기 개시된 발명 대상에 따라, 이온 주입을 이용해 트라이게이트 NMOS 트랜지스터 내에 압축 금속 게이트 응력을 형성하여 트랜지스터의 채널 안에 평면 외(out-of-plane) 압축을 생성하는 프로세스 100의 한 전형적인 실시예의 흐름도를 도시한다. 도 1에 도시된 전형적인 실시예는 두 단계를 포함하며, 단계 101로 도시된 바와 같이 제1단계 중에 약 2㎚ 및 약 100㎚ 사이의 두께를 가진 얇은 컨포멀 금속 막이 증착된다. 전형적인 일 실시예에서, 얇은 컨포멀 막의 두께는 약 10㎚이다. 얇은 컨포멀 금속 막에 사용될 수 있는 적절한 금속들은 알루미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소들, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 또는 지르코늄, 또는 이들의 조합을 포함하나 이들에 국한되지 않는다. 단계 102에서, 알류미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소들, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 지그코늄, 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 또는 탄소, 혹은 이들의 조합과 같은 이온들이 잘 알려진 이온 주입 기법을 이용하여 게이트 금속 안으로 주입된다. 주입량은 약 1x1015/㎠ 및 약 1x1017/㎠ 사이가 될 수 있고, 주입 에너지는 약 0.1keV 및 약 500keV 사이에서 가변될 수 있을 것이다.
도 2(a)는 핀(201)과 게이트 금속 막(202)이 보여지는 트라이게이트 트랜지스터(200)의 전형적인 일 실시예의 일부에 대한 단면도를 묘사한다. 핀(201)은 산화물들(203) 사이에 배치된다. 도 2(a)에 도시된 바와 같이, 제1단계에서, 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 증착 기법(단계 101)을 이용하여 게이트 금속 막(202)이 증착됨으로써 얇은 컨포멀 금속 막을 형성한다. 도 1의 단계 102 중에, 알류미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소들, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 지그코늄, 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 또는 탄소, 혹은 이들의 조합과 같은 이온들 104이 잘 알려진 이온 주입 기법을 이용하여 게이트 금속 막(202)안으로 주입된다. 원소 주기표로부터 거의 모든 이온이 게이트 금속 막(202) 안에 주입될 수 있다는 것을 알아야 한다. 또한, 보다 가벼운 중량의 이온들은 오염물질들로서 기능할 수 있고, 그에 따라 다른 이온들보다 덜 선호될 것이라는 것을 알아야 한다.
공정의 제2단계 중에 이온 주입 단계 102 후, 흐름은 단계 103으로 이어지며, 거기서 낮은 저항의 금속과 같은 게이트 필(fill)(205)이 잘 알려진 ALD 공정을 이용하여 마무리되며, 그 뒤에 연마(polishing)가 뒤따른다. 도 2(b)는 단계 103 이후의 트랜지스터(200)를 도시한다. 전형적인 일 실시예에서, 약 45도의 주입 각도에 따른 약 1.2x1016의 질소 이온 주입량은 게이트 금속 안에서 약 1%의 압축 변형율을 달성한다.
또 다른 전형적 실시예에서, 단계 103의 이온 주입은 단계 104의 게이트 필 및 연마 후에 수행될 수도 있다.
도 3-6은 테스트 및/또는 시뮬레이션 결과들을 도시한 것으로 예시적 목적만을 위해 제공되며 여기 개시된 발명 대상의 한계나 기대치들로서 추론되거나 해석되어서는 안될 것이다. 도 3은 NMOS 트라이게이트 트랜지스터의 게이트 안으로의 이온 주입을 통해 이 트랜지스터의 채널 상에서 만들어지는 시뮬레이션된 평면 외 압축 포스 응력 레벨을 제공하는 상기 트랜지스터(300)의 일부분에 대한 사시도를 도시한다. 보다 구체적으로, 도 3은 질소 이온들이 주입된(시뮬레이션된) 채널(301) 및 게이트(302)를 보다 구체적으로 도시한다. 회색 음영은 dynes/㎠로 측정되는 평면 외 응력의 레벨을 나타낸다. 도 3에 도시된 압축 포스들의 범위는 도 3의 우측 상부에 보여진다. 도 3에 도시된 바와 같이, 약 2.1 x 1010 dynes/㎠의 압축 응력이 303에서 게이트(302) 안에 형성될 때, 약 8.4 x 109 dynes/㎠의 평면 외 압축 포스가 304에서 채널(301) 내에 생성된다.
도 4는 MPa에서 측정되는 응력의 함수로서 긴 채널(LC(long channel)) 이동성 이득을 예시적으로 도시한 그래프를 도시한다. 도 4에 도시된 바와 같이, 평면 외 압축은 <110> 또는 <100> 채널 배향을 가진 (100) 웨이퍼 배향에 대해 캐리어 이동성 및 구동 전류 증대를 지원하지만, <110> 채널 배향을 가진 (110) 웨이퍼 배향에 대해서는 캐리어 이동성 및 구동 전류 증대를 지원하지 않는다. 곡선 401 및 402는 서로 포개지며, 각기 <110> 채널 배향을 가진 (100) 웨이퍼 배향 및 <100> 채널 배향을 가진 (100) 웨이퍼 배향의 이동성 이득을 나타낸다. 곡선 403은 <110> 채널 배향을 가진 (110) 웨이퍼 배향의 이동성 이득이다. NMOS 트라이게이트 트랜지스터에 있어서, <110> 채널 배향을 가진 (110) 상부 웨이퍼 배향이 측벽 트랜지스터에 대해 유리한 (100) 배향을 제공한다.
여기에 개시된 발명 대상에 따라, (100) 측벽 상의 <100> 배향 채널을 또한 가지는 (100) 상부 웨이퍼 상의 <100> 채널 배향에 대해서도 긴 채널 소자들에 대한 유사한 이익이 보여진다. <110> 채널 배향을 가진 (110) 상면이나 <100> 채널 배향을 가진 (100) 상면이 사용되면, 약 37%의 Idsat 이득 및 약 17% Idlin 이득이 시뮬레이션 시 관찰되었다.
도 5 및 6은 금속 게이트 응력 없이 <110> 채널 배향 및 (100) 상부 표면 배향을 가지는 소자의 Idsat 및 Idlin의 시뮬레이션 결과들을 각기 예시적으로 보여준다. 도 5 및 6에서 가로축은 A/㎛ 단위의 소스-트레인 누설 전류의 로그함수이고, 세로축은 A/㎛ 단위로 측정된다. 도 5 및 6에서 "HALO" 표시들은 ion/㎠의 도핑 주입 개수를 나타낸다. 도 5 및 6의 기선(baseline)은 각기 곡선 501과 601이다. 표면 방위 변화 없이 금속 게이트 응력의 부가 시, 약 11%의 Idsat(502로 도시됨) 및 약 7%의 Idlin(602로 도시됨) 구동 감소가 있게 된다. 압축 금속 게이트 응력 및 표면 배향 변화가 (110) 상면에 있게 될 때, 약 37%의 Idsat 이득(503으로 도시됨) 및 약 17%의 Idlin 이득(603으로 도시됨)이 있게 된다. 금속 게이트 응력은 금속 게이트 응력이 <100> 채널 배향과 결합되나 상면은 (100)과 동일하게 유지될 때에도 관찰된다.
요약서에 기술된 것을 포함하여, 예시된 실시예들에 대한 상기 내용은 모든 것을 포괄하거나 개시된 그대로의 형태들에 국한되도록 의도된 것이 아니다. 여기에서는 예시적 목적으로 특정 실시예들 및 예들이 기술되지만, 관련 기술분야의 숙련자라면 알 수 있듯이 본 내용의 범위 안에서 여러 균등한 변형이 가능하다.
위의 상세한 내용에 비추어 그러한 변형이 이루어질 수 있다. 이하의 청구범위에서 사용된 용어들은 명세서와 청구범위에 개시된 특정 실시예들로 그 범위를 국한하도록 해석되어서는 안될 것이다. 그보다, 여기 개시된 실시예들의 범위는 청구범위 해석에 대해 확립된 원칙에 따라 해석될 이하의 청구범위에 의해 결정되어야 한다.
Claims (25)
- 반도체 소자를 만드는 방법으로서,
반도체 재료의 표면 위에 상기 반도체 소자의 핀(fin)을 형성하는 단계와,
상기 핀 위에 상기 반도체 소자를 위한 금속 게이트 막을 형성하는 단계와,
상기 금속 게이트 막 내에 이온을 주입하는 단계를 포함하는
방법.
- 제1항에 있어서,
상기 반도체 재료의 상기 표면은 (100) 결정 격자 배향을 포함하고 상기 핀의 배향은 상기 반도체의 상기 결정 격자를 기준으로 <100> 방향을 따르거나, 상기 반도체 재료의 상기 표면은 (100) 결정 격자 배향을 포함하며 상기 핀의 배향은 상기 반도체의 상기 결정 격자를 기준으로 <110> 방향을 따르는
방법.
- 제2항에 있어서,
상기 핀 위에 상기 금속 게이트 막을 형성하는 단계는 상기 게이트의 게이트 트렌치 내에 컨포멀 금속 막을 형성하는 단계를 포함하고,
상기 금속 게이트 막 내에 이온을 주입하는 단계는 상기 컨포멀 금속 막 내에 이온을 주입하는 단계를 포함하며,
상기 방법은 상기 게이트의 상기 게이트 트렌치 내 상기 이온 주입된 컨포멀 금속 막 상에 게이트 필(fill)을 마무리하는 단계를 더 포함하는
방법.
- 제3항에 있어서,
상기 금속 게이트 막 내에 이온을 주입하는 단계는 약 1x1015 ions/㎠ 와 약 1x1017 ions/㎠ 사이의 선량(dosage) 및 약 0.1keV와 약 500keV 사이의 주입 에너지로 이온을 주입하는 단계를 더 포함하는
방법.
- 제4항에 있어서,
상기 컨포멀 금속 막은 알루미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 또는 지르코늄, 또는 이들의 조합을 포함하는
방법.
- 제5항에 있어서,
상기 이온은 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 탄소, 알루미늄, 또는 티타늄, 또는 이들의 조합을 포함하는
방법.
- 제6항에 있어서,
상기 반도체 소자는 finFET 소자를 포함하는
방법.
- 제7항에 있어서,
상기 컨포멀 금속 막을 형성하는 단계는 원자층 증착 기법 또는 화학 기상 증착 기법을 이용하여 상기 컨포멀 금속 막을 형성하는 단계를 포함하는
방법.
- 제3항에 있어서,
상기 이온 주입된 컨포멀 금속 막 상에 상기 게이트 필을 마무리하는 단계는 원자층 증착 기법 또는 화학 기상 증착 기법을 이용하여 상기 게이트 필을 마무리하는 단계를 포함하는
방법.
- 제9항에 있어서,
상기 이온은 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 탄소, 알루미늄, 또는 티타늄, 또는 이들의 조합을 포함하는
방법.
- 제10항에 있어서,
상기 금속 게이트 막 내에 이온을 주입하는 단계는 약 1x1015 ions/㎠ 와 약 1x1017 ions/㎠ 사이의 선량(dosage) 및 약 0.1keV와 약 500keV 사이의 주입 에너지로 이온을 주입하는 단계를 더 포함하는
방법.
- 제11항에 있어서,
상기 컨포멀 금속 막은 알루미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 또는 지르코늄, 또는 이들의 조합을 포함하는
방법.
- 제12항에 있어서,
상기 반도체 소자는 finFET 소자를 포함하는
방법.
- 반도체 소자로서,
반도체 재료의 표면 위에 형성되는 핀(fin)과,
상기 핀 상에 형성되는 금속 게이트 막을 포함하되,
상기 금속 게이트 막은 상기 금속 게이트 내에 주입된 이온을 포함하는
반도체 소자.
- 제14항에 있어서,
상기 반도체 재료의 상기 표면은 (100) 결정 격자 배향을 포함하고 상기 핀의 배향은 상기 반도체의 상기 결정 격자를 기준으로 <100> 방향을 따르거나, 상기 반도체 재료의 상기 표면은 (100) 결정 격자 배향을 포함하고 상기 핀의 상기 배향은 상기 반도체의 상기 결정 격자를 기준으로 <110> 방향을 따르며,
상기 핀은 상기 금속 게이트 내의 상기 압축 응력에 의해 발생되는 평면 외(out-of-plane) 압축을 포함하는
반도체 소자.
- 제15항에 있어서,
상기 금속 게이트 막은,
상기 게이트의 게이트 트렌치 내에 형성된 컨포멀 금속막－상기 주입된 이온은 상기 컨포멀 금속 막 내에 주입됨－과,
상기 게이트의 상기 게이트 트렌치 내 상기 이온 주입된 컨포멀 금속 막 상에 형성되는 게이트 필(fill)을 포함하는
반도체 소자.
- 제16항에 있어서,
상기 이온은 약 1x1015 ions/㎠ 와 약 1x1017 ions/㎠ 사이의 선량 및 약 0.1keV와 약 500keV 사이의 주입 에너지로 주입되는
반도체 소자.
- 제17항에 있어서,
상기 컨포멀 금속 막은 알루미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 또는 지르코늄, 또는 이들의 조합을 포함하는
반도체 소자.
- 제18항에 있어서,
상기 이온은 질소, 크세논, 아르곤, 네온, 크립톤, 라돈, 탄소, 알루미늄, 또는 티타늄, 또는 이들의 조합을 포함하는
반도체 소자.
- 제19항에 있어서,
상기 반도체 소자는 finFET 소자를 포함하는
반도체 소자.
- 제20항에 있어서,
상기 컨포멀 금속 막의 형성은 원자층 증착 기법 또는 화학 기상 증착 기법을 이용하여 형성되는
반도체 소자.
- 제15항에 있어서,
상기 이온은 질소, 크세논, 아르곤, 탄소, 알루미늄, 또는 티타늄, 또는 이들의 조합을 포함하는
반도체 소자.
- 제22항에 있어서,
상기 이온은 약 1x1015 ions/㎠와 약 1x1017 ions/㎠ 사이의 선량 및 약 0.1keV와 약 500keV 사이의 주입 에너지로 주입되는
반도체 소자.
- 제23항에 있어서,
상기 컨포멀 금속 막은 알루미늄, 바륨, 크로뮴, 코발트, 하프늄, 이리듐, 철, 란타늄 및 기타 란탄족 원소, 몰리브덴, 니오븀, 오스뮴, 팔라듐, 백금, 레늄, 루테늄, 로듐, 스칸듐, 스트론튬, 탄탈륨, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 또는 지르코늄, 또는 이들의 조합을 포함하는
반도체 소자.
- 제24항에 있어서,
상기 반도체 소자는 finFET 소자를 포함하는
반도체 소자.
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