KR102277189B1 - 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법 - Google Patents

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KR102277189B1
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Abstract

집적 회로를 제조하는 방법은 a) NMOSFET들 (n-type metal oxide semiconductor field effect transistors) 및 PMOSFET (p-type metal oxide semiconductor field effect transistors) 를 포함하는 기판을 제공하는 단계로서, NMOSFET들 및 PMOSFET들의 채널 영역들은 게르마늄을 포함하는, 기판을 제공하는 단계; b) PMOSFET들의 채널 영역들을 마스킹하고 NMOSFET들의 채널 영역들을 마스킹하지 않도록 마스크 층을 증착하고 패터닝하는 단계; c) 기판의 노출된 표면을 패시베이팅하는 단계; d) 마스크 층을 제거하는 단계; 및 e) NMOSFET들 및 PMOSFET들 양자 상에 금속 컨택트 층을 증착하는 단계를 포함한다.

Description

고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법{METHOD FOR INTEGRATING GERMANIDES IN HIGH PERFORMANCE INTEGRATED CIRCUITS}
본 개시는 기판 프로세싱 방법들에 관한 것이고, 보다 구체적으로 고성능 집적 회로들에 게르마늄을 통합하기 위한 방법들에 관한 것이다.
본 명세서에 제공된 배경기술 설명은 일반적으로 본 개시의 맥락을 제공하기 위한 것이다. 본 발명자들의 성과로서 본 배경기술 섹션에 기술되는 정도의 성과 및 출원시 종래 기술로서 인정되지 않을 수도 있는 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
PMOSFET들 (p-channel metal oxide semiconductor field effect transistors) 및 NMOSFET들 (n-channel MOSFETs) 이 많은 고성능 집적 회로들에서 사용된다. 접촉 저항을 감소시키는 것은 성능을 더 개선하기 위해 중요하다. 니켈 실리사이드 (NiSi) 는 우수한 접촉 저항을 제공하지만, NiSi는 중간-갭 일함수 (0.65eV) (코발트 (Co) 및 티타늄 (Ti) 과 유사) 재료인 Si를 포함하고, 성능을 제한하는 NiSi2파이프들을 형성하기 쉽다.
MIS (metal insulator silicon) 구조체가 또한 접촉 저항을 감소시키도록 사용되었다. 그러나, 절연체 (통상적으로 티타늄 다이옥사이드 (TiO2) 또는 실리콘 다이옥사이드 (SiO2)) 는 후속 프로세싱 동안 안정하게 남아 있지 않는다.
접촉 저항을 감소시키기 위한 또 다른 방법은 Si와 집적 접촉하는 Ti 금속을 사용한다. Ti 금속은 PVD (physical vapor deposition) 를 사용하여 증착되고 CVD (chemical vapor deposition) 를 사용하여 증착된 티타늄 나이트라이드 (TiN) 캡을 필요로 한다. 접촉 치수들이 스케일링함에 따라, TiN 캡은 컨택트 충진의 대부분을 소비하고 고 저항을 갖는다. 제조자들은 고 저항 TiN 캡을 에칭 백하고 보다 낮은 저항 금속으로 컨택트 및/또는 금속 게이트를 충진하기 위해 고가의 집적 기법들에 의지한다. 인터페이스 저항 및 컨택트 재료 저항 양자는 감소되어야 한다.
듀얼 실리사이드 집적시, NMOSFET들 및 PMOSFET들에 대한 저 접촉 저항을 제공하는 것은 상이한 재료들의 사용을 수반한다. 듀얼 실리사이드 집적은 실리사이드와 실리콘 사이의 저항을 감소시키기 위해 활발하게 연구되었다. 이 집적 시, 실리사이드의 일함수는 밴드 에지에 도달하도록 테일러링된다 (tailored). 이리듐 (Ir), 백금 (Pt) 또는 오스뮴 (Os) 을 사용한 0.8 eV보다 큰 PMOSFET들 및 에르븀 (Er), 이테르븀 (Yb), 디스프로슘 (Dy) 또는 가돌리늄 (Gd) 을 사용한 0.3 eV보다 작은 NMOSFET들이 후보들이다.
보다 높은 캐리어 이동도들을 갖는 다른 채널 재료들이 실리콘 (Si) 을 대체하도록 제안되었다. 예를 들어, 게르마늄 (Ge) 은 Si보다 높은 전자 및 홀 이동도들을 갖는다. Ge는 (Si와 같은) IV족 원소이고, 현재 제조 설비들과 호환가능하다.
Ge PMOSFET들은 우수한 성능을 보인다. 그러나, Ge NMOSFET들은 고 기생 저항으로 인해 불량한 구동 전류를 겪는다. 금속/Ge 계면들에서 금속 페르미 준위는 Ge 가전자대 (valence band) 와 가깝게 피닝되고 (pinned), 이는 n-타입 Ge에 대한 큰 배리어 및 고 접촉 저항 (Rs) 을 야기한다. Rs은 Ge NMOSFET 성능을 개선하고 Ge 디바이스들을 실현하기 위해 감소되어야 한다.
집적 회로를 제조하는 방법은 a) NMOSFET들 및 PMOSFET들을 포함하는 기판을 제공하는 단계로서, NMOSFET들 및 PMOSFET들의 채널 영역들은 게르마늄을 포함하는, 기판을 제공하는 단계; b) PMOSFET들의 채널 영역들을 마스킹하고 NMOSFET들의 채널 영역들을 마스킹하지 않도록 마스크 층을 증착하고 패터닝하는 단계; c) 기판의 노출된 표면을 패시베이팅하는 단계; d) 마스크 층을 제거하는 단계; 및 e) NMOSFET들 및 PMOSFET들 양자 상에 단일 금속 재료로 이루어진 금속 컨택트 층을 증착하는 단계를 포함한다.
다른 특징들에서, 단계 d) 후 그리고 단계 e) 전에, NMOSFET들 및 PMOSFET들의 채널 영역들 상에 옥사이드 막을 증착한다. 기판을 패시베이팅하는 단계는 NMOSFET들의 채널 영역들 내에 황 이온들 및 셀레늄 이온들로 구성된 그룹으로부터 선택된 이온들을 주입하는 단계를 포함한다. 기판을 패시베이팅하는 단계는 암모늄 설파이드 ((NH4)2S) 및 티올-기반 SAM들 (self-assembled monolayers) 로 구성된 그룹으로부터 선택된 기판 처리를 수행하는 단계를 포함한다. 기판을 패시베이팅하는 단계는 용해된 셀레늄 클로라이드, 셀레늄 옥시플루오라이드 및 셀레늄 옥시클로라이드로 구성된 그룹으로부터 선택된 액체를 사용하여 기판 처리를 수행하는 단계를 포함한다. 기판을 패시베이팅하는 단계는 수소 설파이드 (H2S) 및 수소 셀레나이드 (H2Se) 로 구성된 그룹으로부터 선택된 플라즈마 가스 화학물질에 기판을 노출하는 단계를 포함한다.
다른 특징들에서, PMOSFET들 및 NMOSFET들은 FINFET들을 포함한다. PMOSFET들 및 NMOSFET들은 GAA (gate all around) 트랜지스터들을 포함한다. 채널 영역들은 스트레인된 (strained) 게르마늄을 포함한다. 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다.
집적 회로를 제조하는 방법은 a) NMOSFET들 및 PMOSFET들을 포함하는 기판을 제공하는 단계로서, NMOSFET들 및 PMOSFET들의 채널 영역들은 게르마늄으로 이루어진, 기판을 제공하는 단계; b) NMOSFET들 및 PMOSFET들 양자의 채널 영역들 위에 단일 금속 재료로 이루어진 금속 컨택트 층을 증착하는 단계; c) PMOSFET들의 채널 영역들을 마스킹하고 NMOSFET들의 채널 영역들을 마스킹하지 않도록 금속 컨택트 층 상에 마스크 층을 증착하고 패터닝하는 단계; 및 d) NMOSFET들의 채널 영역들을 패시베이팅하고 PMOSFET들의 채널 영역들은 패시베이팅하지 않는 단계를 포함한다.
다른 특징들에서, 방법은 마스크 층을 제거하는 단계를 포함한다. 단계 a) 후 그리고 단계 b) 전에, NMOSFET들 및 PMOSFET들의 채널 영역들 상에 옥사이드 막을 증착한다. NMOSFET들의 채널 영역들을 패시베이팅하는 단계는 금속 층을 통해 NMOSFET들의 채널 영역들 내에 황 이온들 및 셀레늄 이온들로 구성된 그룹으로부터 선택된 이온들을 주입하는 단계를 포함한다. PMOSFET들 및 NMOSFET들은 FINFET들을 포함한다. PMOSFET들 및 NMOSFET들은 GAA 트랜지스터들을 포함한다.
다른 특징들에서, 채널 영역들은 스트레인된 게르마늄을 포함한다. 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다.
본 개시의 추가 적용가능 영역들은 상세한 기술, 청구항들 및 도면들로부터 명백해질 것이다. 상세한 기술 및 구체적인 예들은 단지 예시를 목적으로 의도되고, 본 개시의 범위를 제한하는 것으로 의도되지 않았다.
본 개시는 상세한 기술 및 첨부된 도면들로부터 보다 완전히 이해될 것이다.
도 1은 듀얼 실리사이드 집적을 위한 금속 페르미 준위들을 예시하는 그래프이다.
도 2는 금속 일함수의 함수로서 전자 배리어 높이를 예시하는 그래프이다.
도 3은 이상적인 Schottky 한계들 및 페르미 준위 피닝을 예시하는 그래프이다.
도 4a는 본 개시에 따른 실리콘 층 및 마스크 막 층을 포함하는 기판의 예의 측단면도이다.
도 4b는 본 개시에 따른 STI (shallow trench isolation) 영역들을 형성하기 위한 트렌치들의 형성 및 막의 증착 후 기판의 예의 측단면도이다.
도 4c는 본 개시에 따라 트렌치들을 생성하도록 STI 영역들 사이에서 실리콘이 에칭된 후 기판의 예의 측단면도이다.
도 4d는 본 개시에 따라 STI 영역들 사이의 트렌치들의 하부 부분에 제 1 막이 증착된 후의 기판의 예의 측단면도이다.
도 4e는 본 개시에 따라 STI 영역들 사이의 트렌치들의 상부 부분에 제 2 막이 증착된 후 기판의 예의 측단면도이다.
도 4f는 본 개시에 따라 제 2 막을 노출하도록 STI 영역들이 에칭 백된 후 기판의 예의 측단면도이다.
도 4g는 본 개시에 따른 마스크 막 층이 PMOSFET들과 연관된 제 2 막 위에 증착된 후 기판의 예의 측단면도이다.
도 4h는 본 개시에 따라 NMOSFET들과 연관된 제 2 막의 패시베이션 동안 기판의 예의 측단면도이다.
도 4i는 본 개시에 따라 마스크 막 층이 제거되고 금속 층이 증착된 후 기판의 예의 측단면도이다.
도 5는 본 개시에 따라 도 4a 내지 도 4i의 기판을 형성하기 위한 방법의 예의 단계들을 예시하는 플로우차트이다.
도 6a는 본 개시에 따라 상부에 금속 층이 증착된 후 도 4f의 기판의 예의 측단면도이다.
도 6b는 본 개시에 따른 PMOSFET들 위의 금속 층 상에 형성된 마스크 및 금속 층을 통한 NMOSFET들의 채널들의 패시베이션을 포함하는 도 6a의 기판의 예의 측단면도이다.
도 7은 본 개시에 따른 도 6a 및 도 6b의 기판을 형성하기 위한 방법의 예의 단계들을 예시하는 플로우차트이다.
도 8 내지 도 10은 본 개시에 따른 GAA 트랜지스터의 예의 사시도들이다.
도면들에서, 참조 번호들은 유사하고 그리고/또는 동일한 엘리먼트들을 식별하도록 재사용될 수도 있다.
상기 기술된 바와 같이, 듀얼 실리사이드들은 Si 상에서 실현될 수 있다. 실리사이드의 일함수 (페르미 준위) 는 컨택트 재료에 의해 피닝되고 밴드 에지에 도달하도록 테일러링된다. PMOSFET > 0.8 eV = Ir, Pt, Os 및 NMOSFET < 0.3 eV = Er, Yb, Dy, Gd가 후보들이다. 도 1에 도시된 바와 같이, 이는 T. Nishimura, K. Kita, 및 A. Toriumi에 의한 Applied Physics Letter, 91, 123123 (2007) 에 기술된 바와 같이 Si에 대해 잘 작용한다. 그러나, Ge를 사용한 기판들의 경우, Ge와 접촉하는 모든 금속들은 페르미-준위 피닝으로 인해 밴드 갭 내의 좁은 범위 내에 속한다.
이제 도 2를 참조하면, 전자 배리어 높이는 A. Dimoulas, P. Tsipas, 및 A. Sotiropoulos에 의한 Applied Physics Letter 89, 252110 (2006) 에 기술된 바와 같이, 금속 일함수를 변화시킴으로써 상당히 변조되지 않고, Ge에 대해 약 0.58 eV로 유지된다.
이제 도 3을 참조하면, P-타입 Ge가 패시베이팅되지 않는 동안 N-타입 Ge가 패시베이팅될 수 있다면, 그러면 단일 금속 재료는 2 개의 일함수들을 생성할 수 있다 (도 3의 원형 영역 참조). A Thathachary 등의, Applied Physics Letter 96, 152108을 참조하라. 이는 단일 컨택트 금속을 사용하는 동안 2 개의 배리어 높이들을 생성할 것이고, 하나는 N을 위한 것이고 하나는 P를 위한 것이다. 일부 예들에서, 컨택트 금속은 알루미늄 (Al), 지르코늄 (Zr), 텅스텐 (W) 또는 탄탈륨 (Ta) 을 포함하지만, 다른 재료들이 사용될 수 있다. 이하에 더 기술될 바와 같이, N-타입 Ge는 황 (S) 또는 셀레늄 (Se) 을 사용하여 패시베이팅될 수 있다.
본 개시는 이하에 도 4a 내지 도 7의 선 STI (STI-first) 집적 방법의 맥락에서 기술될 것이지만, 후 STI (STI-last) 방법이 또한 사용될 수도 있다. 도 4a 내지 도 4i를 이제 참조하면, 본 개시에 따른 고성능 집적 회로들 내 저마나이드들 (germanides) 의 예시적인 집적이 도시된다. 도 4a에서, 실리콘 층 (50) 을 포함하는 기판 (40) 이 도시된다. 마스크 막 층 (52) 은 실리콘 층 (50) 의 선택된 부분들을 마스킹하도록 증착되고 패터닝된다. 도 4b에서, 실리콘 층 (50) 내 트렌치들 (54) 을 에칭한 후 기판 (40) 이 도시된다. STI (shallow trench isolation) 영역들 (56) 을 생성하도록 트렌치들 (54) 내에 막이 증착된다. 예를 들어, 실리콘 다이옥사이드 (SiO2) 와 같은 옥사이드를 포함할 수도 있지만, 다른 재료들이 사용될 수도 있다.
도 4c에서, 트렌치들 (60) 을 생성하기 위해 STI 영역들 (56) 사이에 실리콘 층 (50) 이 에칭된 후 기판 (40) 이 도시된다. 도 4d에서, 제 1 막 (62) 이 트렌치들 (60) 의 하부 부분 내에 증착된 후 기판 (40) 이 도시된다. 일부 예들에서, 제 1 막 (62) 은 릴랙스된 실리콘 게르마늄 (Si1 - xGex) 막을 포함한다. 트렌치들 (60) 의 상부 부분은 제 1 막 (62) 으로 충진되지 않는다.
도 4e에서, 제 2 막 (64) 이 트렌치들 (60) 의 상부 부분 내에 증착된 후 기판 (40) 이 도시된다. 일부 예들에서, 제 2 막 (64) 은 스트레인된 게르마늄 (Ge) 막을 포함한다. 다른 예들에서, 제 2 막은 85 ％ 이상의 Ge 농도들을 갖는 SiGe를 포함한다. 도 4f에서, 제 2 막 (64) 을 노출하기 위해 STI 영역들 (56) 이 에칭 백된 후 기판 (40) 이 도시된다.
도 4g에서, PMOSFET들과 연관되지만 NMOSFET들과 연관되지 않은 제 2 막 (64) 위에 마스크 막 층 (70) 이 증착되고 패터닝된 후 기판 (40) 이 도시된다. 도 4g의 예가 2 개의 NMOSFET들 (74) 에 인접하게 배열된 2 개의 PMOSFET들 (72) 을 도시하지만, 다른 배열들이 사용될 수 있다. 마스크 막 층 (70) 은 이하에 기술된 후속 선택적인 패시베이션 동안 PMOSFET들의 제 2 막 (64) 을 보호하도록 선택된다.
도 4h에서, NMOSFET들과 연관된 제 2 막 (64) 의 패시베이션 (75) 동안 기판 (40) 이 도시된다. 일부 예들에서, 패시베이션 처리는 황 이온 주입을 사용한 처리, 티올-기반 SAM들 (self-assembled monolayers) 을 사용한 처리, 암모늄 설파이드 (NH4)2S를 사용한 처리, 또는 수소 설파이드 (H2S) 플라즈마를 사용한 처리를 포함한다. 일부 예들에서, 수소 설파이드 (H2S) 플라즈마를 사용한 처리는 리모트 플라즈마 또는 ICP (inductively coupled plasma) 를 사용하여 수행된다. 티올-기반 SAM들을 사용할 때, 탄소 막이 표면 상에 남아 있을 수도 있다. 탄소 막은 플라즈마를 사용하여 제거될 수도 있고 또는 금속 증착 동안 핸들링될 수도 있다. 일부 금속들은 문제 없이 탄소를 흡수할 수도 있다.
일부 예들에서, 패시베이션 처리는, 전체가 참조로서 본 명세서에 인용된, "Plasma Implant Update", SemiCon San Francisco (July 2015) 에 기술된 프로세스에 따른 황 이온 주입을 사용하는 것을 포함한다. 다른 예들에서, 패시베이션은 수소 셀레나이드 (H2Se) 플라즈마, Se 이온 주입 또는 (액체 상 패시베이션을 위해 용해된) Se2Cl2, 셀레늄 옥시플루오라이드들, 및 셀레늄 옥시클로라이드들와 같은 Se-기반 염으로의 노출을 사용하여 수행될 수도 있다. 일부 예들에서, H2Se 플라즈마를 사용한 처리는 리모트 플라즈마 또는 ICP를 사용하여 수행된다.
일부 예들에서, (NH4)2S를 사용한 황화 처리는 미리 결정된 기간 동안 미리 결정된 온도로 40 ％ 수성 (aqueous) 암모늄 설파이드 (NH4)2S 용액에 기판을 처리하는 것을 포함한다. 일부 예들에서, 미리 결정된 온도는 20 ℃ 내지 95 ℃이다. 다른 예들에서, 미리 결정된 온도는 60 ℃ 내지 80 ℃ (예를 들어 70 ℃) 이다. 단지 예를 들면, 미리 결정된 기간은 4 내지 6 분 (예를 들어 5 분) 일 수도 있다. 미리 결정된 기간 후에, 기판은 린싱된다. 단지 예를 들면, 기판은 DI (deionized) 수 또는 IPA (isopropyl alcohol) 를 사용하여 린싱될 수도 있다. 린싱 후에, 기판은 블로우 (blow) 건조될 수도 있다. 일부 예들에서, 기판은 분자 질소 (N2) 를 사용하여 블로우 건조된다. 추가 상세들을 위해, 전체가 참조로서 본 명세서에 인용된, A Thathachary 등의, Applied Physics Letter 96, 152108 (2010) 참조.
도 4i에서, 마스크 막 층 (70) 이 제거되고 PMOSFET들 (72) 및 NMOSFET들 (74) 과 연관된 제 2 막 (64) 및 STI 영역들 (56) 위에 금속 층 (76) 이 증착된 후 기판 (40) 이 도시된다. 일부 예들에서, 박형 옥사이드 막 (77) 이 금속 층 (76) 전에 증착될 수도 있다. 일부 예들에서, 박형 옥사이드 막 (77) 은 SiO2를 포함하지만, 다른 막 재료들이 사용될 수 있다. 금속 층 (76) 은 후속 단계들 동안 패터닝될 수도 있다.
이제 도 5를 참조하면, 도 4a 내지 도 4i의 기판을 형성하기 위한 방법 (100) 이 도시된다. 104에서, 마스크 층이 기판 상에 증착되고 패터닝된다. 트렌치들이 마스킹되지 않은 영역들의 실리콘 층 내에 에칭된다. 108에서, 마스크 층이 제거되고 STI 막이 트렌치들 내에 증착된다. 110에서, STI 영역들 사이에 트렌치들을 생성하도록 실리콘 층이 에칭된다. 112에서, 제 1 막은 트렌치들의 하부 부분에 증착된다. 단지 예를 들면, 제 1 막은 릴랙싱된 실리콘 게르마늄 (Si1 - xGex) 이 사용될 수도 있지만, 다른 타입들의 막이 사용될 수도 있다.
116에서, 제 2 막 (예컨대 스트레인된 게르마늄 또는 85 ％ 이상의 Ge 농도를 갖는 SiGe) 이 트렌치들의 상부 부분에 증착된다. 118에서, STI 막은 스트레인된 게르마늄 또는 SiGe를 노출하도록 에칭 백된다. 122에서, PMOSFET들과 연관된 제 2 막 부분들은 마스킹된다. NMOSFET들과 연관된 제 2 막 부분들은 마스킹되지 않고 남는다. 124에서, NMOSFET들과 연관된 제 2 막 부분들은 패시베이팅된다. 126에서, 마스크 층이 스트리핑된다. 일부 예들에서, 박형 옥사이드 막 층 (예컨대 SiO2) 이 128에서 증착된다. 130에서, 금속 층이 증착되고 패터닝된다. 일부 예들에서, 금속은 알루미늄 (Al), 지르코늄 (Zr), 텅스텐 (W) 또는 탄탈룸 (Ta) 을 포함하지만, 다른 재료들이 사용될 수 있다.
이제 도 6a 및 도 6b를 참조하면, NMOSFET들 위의 제 2 막의 패시베이션이 또 다른 방식으로 수행될 수도 있다. 도 6a에서, 상부에 금속 층 (82) 이 증착된 후 그리고 NMOSFET들과 연관된 제 2 막이 패시베이팅되기 전에 도 4f의 기판 (40) 이 도시된다. 일부 예들에서, 금속 층 (82) 은 알루미늄 (Al), 지르코늄 (Zr), 텅스텐 (W) 또는 탄탈룸 (Ta) 을 포함하지만, 다른 재료들이 사용될 수 있다. 도 6b에서, NMOSFET들이 아닌 PMOSFET들 위의 금속 층 (82) 상에 마스크 층 (84) 이 증착되고 패터닝된다. NMOSFET들의 제 2 막의 패시베이션 (75) 이 금속 층 (82) 을 통해 수행된다.
일부 예들에서, 금속 층 (82) 을 통한 패시베이션은 금속 층 (82) 을 통과하기 충분히 높은 에너지의 이온 주입을 통해 수행된다. 사용된 에너지는 금속 층 (82) 의 두께에 따를 것이다. 일부 예들에서, 금속 층 (82) 을 통해 S 또는 Se 이온들을 구동하도록 이온 주입 후에 어닐링이 수행된다. 일부 예들에서, 어닐링은 600 ℃ 이하의 온도에서 수행된다.
이제 도 7을 참조하면, 도 6a 및 도 6b의 기판을 형성하기 위한 방법 148이 도시된다. 도 5의 단계 118 후에, 방법은 150에서 계속되고, 금속 층이 기판 상에 증착된다. 일부 예들에서, 금속은 알루미늄 (Al), 지르코늄 (Zr), 텅스텐 (W) 또는 탄탈룸 (Ta) 을 포함하지만, 다른 재료들이 사용될 수 있다. 154에서, 마스크 층은 NMOSFET들이 아닌 PMOSFET들과 연관된 제 2 막의 패시베이션을 차단하도록 기판 상에 증착되고 패터닝된다. 158에서, NMOSFET들과 연관된 제 2 막은 금속 층을 통해 패시베이팅된다. 160에서, 마스크는 스트리핑된다.
이제 도 8 내지 도 10을 참조하면, GAA 트랜지스터들 (210) 에 대해 유사한 기법이 사용될 수도 있다. 도 8 및 도 9에서, GAA 트랜지스터들 (210) 은 소스 영역 (214) 및 드레인 영역 (220) 을 각각 포함한다. 게이트 영역들 (224) 이 소스 영역 (214) 과 드레인 영역 (220) 사이의 채널 영역들 (230) 둘레에 형성된다. 채널 영역들 (230) 은 게르마늄 (Ge) 나노와이어들 또는 (85 ％ 이상의 Ge 농도를 갖는) SiGe 나노와이어들을 사용하여 형성될 수도 있다. 일부 트랜지스터들은 PMOSFET들 (240) 일 수도 있고 일부 트랜지스터들은 NMOSFET들 (242) 일 수도 있다. 도 10에서, 채널 영역들 (230) 은 옥사이드 층 (232) 및 게이트 영역들 (224) 로 둘러싸인다.
게이트 영역들 (224) 에 대응하는 금속 게이트 층을 증착하기 전에, NMOSFET 트랜지스터들 (242) 에 대응하는 채널 영역들 (230) 내 Ge 또는 SiGe 나노와이어들은 상기 기술된 바와 같이 패시베이팅된다. PMOSFET들 (240) 에 대응하는 채널 영역들 (230) 은 도 4a 내지 도 5와 유사한 방식으로 금속 게이트 층의 증착 전에 마스킹된다. 일부 예들에서, 금속 게이트 층은 알루미늄 (Al), 지르코늄 (Zr), 텅스텐 (W) 또는 탄탈룸 (Ta) 을 포함하지만, 다른 재료들이 사용될 수 있다. 대안적으로, 마스킹은 도 6a 내지 도 7와 유사한 방식으로 금속 게이트 층의 증착 후에 수행될 수도 있다.
전술한 기술은 본질적으로 단순히 예시적이고 어떠한 방법으로도 개시, 이들의 애플리케이션 또는 용도들을 제한하도록 의도되지 않는다. 개시의 광범위한 교시가 다양한 형태들로 구현될 수 있다. 따라서, 본 개시는 특정한 예들을 포함하지만, 다른 수정 사항들이 도면들, 명세서, 및 이하의 청구항들을 연구함으로써 명백해질 것이기 때문에, 본 개시의 진정한 범위는 이렇게 제한되지 않아야 한다. 방법 내의 하나 이상의 단계들이 본 개시의 원리들을 변경하지 않고 상이한 순서로 (또는 동시에) 실행될 수도 있다는 것이 이해되어야 한다. 또한, 실시예들 각각이 특정한 피처들을 갖는 것으로 상기에 기술되었지만, 본 개시의 임의의 실시예에 대하여 기술된 임의의 하나 이상의 이들 피처들은, 조합이 명시적으로 기술되지 않아도, 임의의 다른 실시예들의 피처들로 및/또는 임의의 다른 실시예들의 피처들과 조합하여 구현될 수 있다. 즉, 기술된 실시예들은 상호 배타적이지 않고, 하나 이상의 실시예들의 또 다른 실시예들과의 치환들이 본 개시의 범위 내에 남는다.
엘리먼트들 간 (예를 들어, 모듈들, 회로 엘리먼트들, 반도체 층들, 등 간) 의 공간적 및 기능적 관계들은, "연결된 (connected)", "인게이지된 (engaged)", "커플링된 (coupled)", "인접한 (adjacent)", "옆에 (next to)", "~의 상단에 (on top of)", "위에 (above)", "아래에 (below)", 및 "배치된 (disposed)"을 포함하는, 다양한 용어들을 사용하여 기술된다. "직접적 (direct)"인 것으로 명시적으로 기술되지 않는 한, 제 1 엘리먼트와 제 2 엘리먼트 간의 관계가 상기 개시에서 기술될 때, 이 관계는 제 1 엘리먼트와 제 2 엘리먼트 사이에 다른 중개하는 엘리먼트가 존재하지 않는 직접적인 관계일 수 있지만, 또한 제 1 엘리먼트와 제 2 엘리먼트 사이에 (공간적으로 또는 기능적으로) 하나 이상의 중개하는 엘리먼트들이 존재하는 간접적인 관계일 수 있다. 본 명세서에서 논의된 바와 같이, 구 A, B, 및 C 중 적어도 하나는 비배타적인 논리 OR를 사용하여, 논리적으로 (A 또는 B 또는 C) 를 의미하는 것으로 해석되어야 하고, "적어도 하나의 A, 적어도 하나의 B, 및 적어도 하나의 C"를 의미하도록 해석되지 않아야 한다.

Claims (23)

  1. 집적 회로를 제조하는 방법에 있어서,
    a) NMOSFET들 (n-type metal oxide semiconductor field effect transistors) 및 PMOSFET들 (p-type metal oxide semiconductor field effect transistors) 을 포함하는 기판을 제공하는 단계로서, 상기 NMOSFET들 및 상기 PMOSFET들의 채널 영역들은 게르마늄을 포함하는, 상기 기판을 제공하는 단계;
    b) 상기 PMOSFET들의 상기 채널 영역들을 마스킹하고 상기 NMOSFET들의 상기 채널 영역들을 마스킹하지 않도록 마스크 층을 증착하고 패터닝하는 단계;
    c) 상기 기판의 노출된 표면을 패시베이팅하는 단계;
    d) 상기 마스크 층을 제거하는 단계; 및
    e) 상기 NMOSFET들 및 상기 PMOSFET들 양자 상에 금속 컨택트 층을 증착하는 단계를 포함하고,
    상기 기판을 패시베이팅하는 단계는 암모늄 설파이드 ((NH4)2S) 및 티올-기반 SAM들 (self-assembled monolayers) 로 구성된 그룹으로부터 선택된 기판 처리를 수행하는 단계를 포함하는, 집적 회로를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 FINFET들을 포함하는, 집적 회로를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 GAA (gate all around) 트랜지스터들을 포함하는, 집적 회로를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 채널 영역들은 스트레인된 (strained) 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄 (SiGe) 을 포함하는, 집적 회로를 제조하는 방법.
  6. 집적 회로를 제조하는 방법에 있어서,
    a) NMOSFET들 (n-type metal oxide semiconductor field effect transistors) 및 PMOSFET들 (p-type metal oxide semiconductor field effect transistors) 을 포함하는 기판을 제공하는 단계로서, 상기 NMOSFET들 및 상기 PMOSFET들의 채널 영역들은 게르마늄을 포함하는, 상기 기판을 제공하는 단계;
    b) 상기 PMOSFET들의 상기 채널 영역들을 마스킹하고 상기 NMOSFET들의 상기 채널 영역들을 마스킹하지 않도록 마스크 층을 증착하고 패터닝하는 단계;
    c) 상기 기판의 노출된 표면을 패시베이팅하는 단계;
    d) 상기 마스크 층을 제거하는 단계; 및
    e) 상기 NMOSFET들 및 상기 PMOSFET들 양자 상에 금속 컨택트 층을 증착하는 단계를 포함하고,
    상기 기판을 패시베이팅하는 단계는 용해된 셀레늄 클로라이드, 셀레늄 옥시플루오라이드 및 셀레늄 옥시클로라이드로 구성된 그룹으로부터 선택된 액체를 사용하여 기판 처리를 수행하는 단계를 포함하는, 집적 회로를 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 FINFET들을 포함하는, 집적 회로를 제조하는 방법.
  8. 제 6 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 GAA 트랜지스터들을 포함하는, 집적 회로를 제조하는 방법.
  9. 제 6 항에 있어서,
    상기 채널 영역들은 스트레인된 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  10. 제 6 항에 있어서,
    상기 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  11. 집적 회로를 제조하는 방법에 있어서,
    a) NMOSFET들 (n-type metal oxide semiconductor field effect transistors) 및 PMOSFET들 (p-type metal oxide semiconductor field effect transistors) 을 포함하는 기판을 제공하는 단계로서, 상기 NMOSFET들 및 상기 PMOSFET들의 채널 영역들은 게르마늄을 포함하는, 상기 기판을 제공하는 단계;
    b) 상기 PMOSFET들의 상기 채널 영역들을 마스킹하고 상기 NMOSFET들의 상기 채널 영역들을 마스킹하지 않도록 마스크 층을 증착하고 패터닝하는 단계;
    c) 상기 기판의 노출된 표면을 패시베이팅하는 단계;
    d) 상기 마스크 층을 제거하는 단계; 및
    e) 상기 NMOSFET들 및 상기 PMOSFET들 양자 상에 금속 컨택트 층을 증착하는 단계를 포함하고,
    상기 기판을 패시베이팅하는 단계는 수소 설파이드 (H2S) 및 수소 셀레나이드 (H2Se) 로 구성된 그룹으로부터 선택된 플라즈마 가스 화학물질에 상기 기판을 노출하는 단계를 포함하는, 집적 회로를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 FINFET들을 포함하는, 집적 회로를 제조하는 방법.
  13. 제 11 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 GAA 트랜지스터들을 포함하는, 집적 회로를 제조하는 방법.
  14. 제 11 항에 있어서,
    상기 채널 영역들은 스트레인된 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  15. 제 11 항에 있어서,
    상기 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  16. 집적 회로를 제조하는 방법에 있어서,
    a) NMOSFET들 및 PMOSFET들을 포함하는 기판을 제공하는 단계로서, 상기 NMOSFET들 및 상기 PMOSFET들의 채널 영역들은 게르마늄으로 이루어진, 상기 기판을 제공하는 단계;
    b) 상기 NMOSFET들 및 상기 PMOSFET들 양자의 상기 채널 영역들 위에 단일 금속 재료로 이루어진 금속 컨택트 층을 증착하는 단계;
    c) 상기 PMOSFET들의 상기 채널 영역들을 마스킹하고 상기 NMOSFET들의 상기 채널 영역들을 마스킹하지 않도록 상기 금속 컨택트 층 상에 마스크 층을 증착하고 패터닝하는 단계; 및
    d) 상기 NMOSFET들의 상기 채널 영역들을 패시베이팅하고 상기 PMOSFET들의 상기 채널 영역들은 패시베이팅하지 않는 단계를 포함하는, 집적 회로를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 마스크 층을 제거하는 단계를 더 포함하는, 집적 회로를 제조하는 방법.
  18. 제 16 항에 있어서,
    상기 단계 a) 후 그리고 상기 단계 b) 전에, 상기 NMOSFET들 및 상기 PMOSFET들의 상기 채널 영역들 상에 옥사이드 막을 증착하는 단계를 더 포함하는, 집적 회로를 제조하는 방법.
  19. 제 16 항에 있어서,
    상기 NMOSFET들의 상기 채널 영역들을 패시베이팅하는 단계는 상기 금속 컨택트 층을 통해 상기 NMOSFET들의 상기 채널 영역들 내에 황 이온들 및 셀레늄 이온들로 구성된 그룹으로부터 선택된 이온들을 주입하는 단계를 포함하는, 집적 회로를 제조하는 방법.
  20. 제 16 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 FINFET들을 포함하는, 집적 회로를 제조하는 방법.
  21. 제 16 항에 있어서,
    상기 PMOSFET들 및 상기 NMOSFET들은 GAA 트랜지스터들을 포함하는, 집적 회로를 제조하는 방법.
  22. 제 16 항에 있어서,
    상기 채널 영역들은 스트레인된 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
  23. 제 16 항에 있어서,
    상기 채널 영역들은 85 ％ 이상의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하는, 집적 회로를 제조하는 방법.
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