JP2011103459A - Pmosデバイスのゲートスタックのしきい値電圧を調整する方法 - Google Patents

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Abstract

【課題】本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのV値を容易に調整することができる方法を提供する。
【解決手段】ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法は、第1の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第2の電気陰性度を有する金属酸化物または半金属酸化物である誘電体V調整層を形成するステップと、ゲート誘電体層およびV調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体V調整層の厚さおよび組成を調整することによって所望の値に調整され、第2の電気陰性度が、第1の電気陰性度およびAlのいずれよりも高い。
【選択図】図3

Description

本発明は、半導体デバイスのゲートスタックの分野、特に、調整可能なしきい値電圧を有するゲートスタックに関する。
トランジスタのゲートスタックでうまくいくゲート誘電体としてhigh−k金属酸化物を作製するための重要な課題は、国際半導体技術ロードマップ(ITRS:International Technology Roadmap for Semiconductors)によって規定される、シリコン技術におけるゲートスタックのしきい値電圧(V)仕様を満足させるために、安定したバンドエッジ実効仕事関数(EWF:Effective Work Functions)を有する適切な電極を見つけることである。NMOSトランジスタの場合、ゲートスタックのEWFは、高い(Si伝導バンドエッジ近傍にある)ことが必要であり、PMOSスタックの場合、EWFは、低い(Si価電子バンドエッジ近傍にある)ことが必要である。NMOSデバイスの場合、ゲート誘電体は、半導体基板のp型ゲート領域の上に堆積される。NMOSトランジスタのオン状態では、n型のソース領域とドレイン領域との間のp型ゲート領域でn型伝導チャネルが形成される。PMOSデバイスの場合は、n型ゲート領域の上にゲート誘電体が形成される。当技術分野で知られるゲートスタックのEWFを調整する技術の1つは、金属電極の組成を調整することである(例えば、特許文献1および特許文献2参照)。ゲートスタックのEWFの値は、ゲートスタックを構成する様々な元素および化合物の電気陰性度によって影響される。ホストhigh−k誘電体よりも電気的陰性の強い/電気的陽性の強い元素または化合物を加えることによって、EWFは、それぞれ陽性方向/陰性方向にシフトしやすくなる。最近になって、極薄誘電体キャップ層を使用することによるゲート誘電体のキャッピングを用いて、ゲートスタックのEWFを所望の値に調整するようになった(例えば、非特許文献1、非特許文献2、非特許文献3および非特許文献4参照)。
米国特許出願公開第2004/0106261号 米国特許第6,846,734号
IEEEエレクトロンデバイスレターズ(IEEE Electron.Dev.Lett.)、第28巻、第6号、2007年、p.486−488 IEEEトランザクションズ オン エレクトロンデバイス(IEEE Transactions on Electron. Dev.)、第54巻、第10号、2007年、p.2738−2749 ECSトランザクションズ(ECS Transactions)、第11巻、第7号、2007年、p.201−211 ECSトランザクションズ、第19巻、第1号、2009年、p.253−261
一般に、La系誘電体キャップはNMOSに使用され、Al系キャップはPMOSに使用される。Alキャップ層を使用する場合のVFBシフトは約200mVに過ぎず、32nm高性能(HP:High Performance)PMOSロジックトランジスタの要件を満足していない。Al膜厚を厚くしても、Vシフトはほとんど増加しないばかりか、Al層のlow−k値のためにEOTペナルティが大幅に増加することになり、これは許容することができない。特にPMOSデバイスに対しては、代替のキャップ層が望ましい。
本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する改良された方法であって、ゲートスタックのV値を容易に調整することができる方法を提供することを目的とする。
実施形態によれば、ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、第1の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第2の電気陰性度を有する金属酸化物または半金属酸化物である誘電体V調整層を形成するステップと、ゲート誘電体層およびV調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体V調整層の厚さおよび組成を調整することによって所望の値に調整され、第2の電気陰性度が、第1の電気陰性度およびAlの電気陰性度のいずれよりも高い方法が提供される。好適な実施形態では、V調整層の金属または半金属は、グループ1:Ti、グループ2:Mo、W、グループ3:Pb、グループ4:Sb、Bi、グループ5:Geの5つのグループうちの1つから選択される。V調整層は、high−kゲート誘電体層の下、上または中間に設けることができる。
本発明の別の実施形態によれば、ゲート誘電体層とゲート電極とからなるゲートスタックを含む半導体デバイスを製造する方法であって、金属または半金属が第1の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第2の電気陰性度を有する1つ以上のドーパント元素でゲート誘電体層をドープするステップと、ゲート誘電体層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、ドーパントの種類および量を選択することによって所望の値に調整され、第2の電気陰性度が、第1の電気陰性度より高い方法が提供される。
本発明のさらに別の実施形態によれば、ゲート誘電体層とゲート電極とからなるゲートスタックを含む半導体デバイスを製造する方法であって、ゲート誘電体層を半導体基板上に形成するステップと、ゲート誘電体層の上にGe、SbまたはTeをその任意の組成で含む誘電体V調整層を形成するステップと、ゲート誘電体層およびV調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、前記V調整層の厚さおよび組成を調整することによって所望の値に調整される方法が提供される。
本発明によれば、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのV値を容易に調整することができる方法が提供される。
元素の電気陰性度の周期表を示す図である。 一部の元素およびその酸化物の電気陰性度を示す図である。 誘電体V調整層のゲートスタックにおける可能な位置を示す図である。 Bi調整層を有するゲートスタックのC−V曲線を示す図である。 TiO調整層を有するゲートスタックのC−V曲線を示す図である。
誘電体V調整層として、金属の電気陰性度に基づいて、グループ1:Ti、グループ2:Mo、W、グループ3:Pb、グループ4:Sb、Bi、グループ5:Geの5つのグループうちの1つから金属が選択される金属酸化物を使用することができる。図1は、各元素の電気陰性度を与える元素の周期表を示す。化合物Aの場合、化合物EN(A)の電気陰性度は、構成元素EN(A)およびEN(B)の電気陰性度に基づいて、サンダーソン(Sanderson)基準:EN(A)=(EN(A)・EN(B)1/(x+y)によって計算することができる。選択された数の元素およびその酸化物に対する値が図2に示される(ECSトランザクション、第19巻、第1号、2009年、p.253−261も参照)。図3に示されるように、V調整層の位置は、high−kゲート誘電体層の下、中間または上に選択することができる。
金属酸化物の誘電体V調整層を使用する代わりに、high−kゲート誘電体層のドーピングを使用することもできる。高い電気陰性度を有する1つ以上の元素でゲート誘電体層の上部をドープするのが好ましい。あるいは、Si基板とゲート誘電体層との間の接合部を高い電気陰性度を有する1つ以上の元素でドープすることができる。特に、フッ素は、非常に高い電気陰性度を有しており、一般に半導体処理との相性が良いので、この目的に適している。フッ素ドーピング用の適切な前駆物質は、F、NF、TiFおよびTaFである。他のハロゲン化合物も使用することができる。
最後に、Ge、SbまたはTe(GST)をその任意の組成で含む層をゲート電極金属に加えることについて考察する。このような層は、その組成の3つすべてが高い電気陰性度を有しておりALD堆積に適しているために有効である。GST調整層は、ゲート誘電体層の上部に直接堆積されるのが好ましい。
p型シリコン基板上に、まず約1nmのSiO界面層を成長させ、次いで、HfClおよびHOケミストリを使用するALDプロセスを用いて2nmのHfOhigh−kゲート誘電体層を堆積させた。参照することによって本明細書に組み込まれるハタンペア(Hatanpaa)らによる米国特許公開第2007−148347号に記載されているように、HfOゲート誘電体の上に、ALDプロセスおよびBi(dmb)+HOケミストリを使用して1nmのBi調整層を堆積させた。N中において800℃および900℃で10分間のアニールを実施した。物理気相堆積によってPtの上部電極を堆積させた。HfO基準サンプルと、HfO層の上に1nmのBi調整層を有するサンプルとのC−V曲線が、図4に示される。この簡単な実験ではコンデンサを使用したため、Vシフトではなくて、HfO基準と比較する形で相対的なフラットバンド電圧(VFB)シフトについて考える。成長後(as−grown)のBi調整層の場合、VFBのシフトは正方向に0.7Vであり、800℃および900℃のアニール後のサンプルの場合、VFBのシフトはまだ0.5V以上である。このようなVFBシフトがTiNのような金属電極を有する通常のデバイスフローで処理されたトランジスタで発生すれば、EWFはSi価電子バンドエッジに達し、したがってVはHP PMOSトランジスタに必要な低い目標値となるであろう。V調整層はC−V曲線を悪化させておらず、これはSiO/HfO界面品質に悪影響がないことを示している。Bi調整層を追加することによってEOTの大幅な低下は観察されなかった。
p型シリコン基板上に、まず約1nmのSiO界面層を成長させ、次いで、HfClおよびHOケミストリを使用するALDプロセスを用いて2nmのHfOhigh−kゲート誘電体層を堆積させた。Ti(OCH+HOケミストリを用いるALDプロセスを使用して0.5nmのTiO調整層を堆積させ、TiO堆積にはTiCl、Ti(OCおよび(MeCp)Ti(OMe)のような別のケミストリを使用することができる。N中において800℃で10分間のアニールを実施した。物理気相堆積によってPtの上部電極を堆積させた。HfO基準サンプルと、HfO層の上に0.5nmのTiO調整層を有するサンプルとのC−V曲線が、図5に示される。TiO層は、約0.35VのVFBシフトを示した。
ゲート誘電体層のドーピングでは、以下のような提案されている処理シーケンスを使用することもできる。シリコン基板上に約1nmのSiO界面層を成長させた後、HfClおよびHOケミストリを使用するALDプロセスを用いて2nmのHfOhigh−kゲート誘電体層を堆積させ;HfOゲート誘電体をフッ素含有ガスにさらし;次に上部電極を堆積させる。フッ素含有ガスへの露出条件は、EWFが所望の値になるように選択される。
以下のような実験を提案する。シリコン基板上に約1nmのSiO界面層を成長させた後、HfClおよびHOケミストリを使用するALDプロセスを用いて2nmのHfOhigh−kゲート誘電体層を堆積させることができる。次いで、high−k誘電体層の上に、Ge、SbまたはTeをその任意の組成で含む1〜10nm厚のV調整層を堆積させることができる。Ge、SbまたはTeの前駆物質としてそれぞれGeCl・C、SbClおよび(EtSi)Teを使用するALDプロセスを用いて、GeSbTe層を堆積させることができる。上部電極は、Pt、TaN、TiNまたはAlとなる。
実施例1および2で説明された実験は、フルCMOSトランジスタデバイスの状況を完全に代表するものではない。トランジスタデバイスでは、異なる種類の金属電極が使用される可能性もあり、ゲートスタックは、これらの実施例とは異なる(より高いまたは低い)温度および処理を受ける場合もある。プロセスフロー後に得られる実際のゲートスタックのEWF値は、金属堆積技術、金属の厚さ、アニール条件、ホストhigh−k誘電体とV調整層との混晶(intermixing)、SiO界面層とホストhigh−k誘電体との混晶、SiO界面層へのV調整層の拡散などの幾つかの複雑な効果によって決定される。このことは、実施例1および2で示されたものと同じ(あるいはさらに大きい)VFBまたはEWFのシフトを得ることは、使用される金属電極または他のプロセスステップの最適な選択にかかっているであろうことを意味している。
本開示では、酸化ハフニウム(HfO)、酸化ビスマス(Bi)および酸化チタン(TiO)に対して化学式が使用されているが、実際の酸化物は、化学量論的組成から逸脱している場合もあり、当然、本記載にも含まれている。

Claims (16)

  1. ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
    −第1の電気陰性度を有する金属酸化物または半金属酸化物である前記ゲート誘電体層を半導体基板上に形成するステップと、
    −第2の電気陰性度を有する金属酸化物または半金属酸化物である誘電体V調整層を形成するステップと、
    −前記ゲート誘電体層および前記V調整層の上に前記ゲート電極を形成するステップと、
    を含み、
    前記ゲートスタックの実効仕事関数が、前記誘電体V調整層の厚さおよび組成を調整することによって所望の値に調整され、前記第2の電気陰性度が、前記第1の電気陰性度およびAlの電気陰性度のいずれよりも高い、方法。
  2. 前記第2の電気陰性度を有する前記金属が、グループ1:Ti、グループ2:MoおよびW、グループ3:Pb、グループ4:SbおよびBi、グループ5:Geのグループうちの1つから選択される、請求項1に記載の方法。
  3. 前記第2の電気陰性度を有する前記金属が、グループ1:Tiから選択される、請求項2に記載の方法。
  4. 前記第2の電気陰性度を有する前記金属が、グループ2:MoおよびWから選択される、請求項2に記載の方法。
  5. 前記第2の電気陰性度を有する前記金属が、グループ3:Pbから選択される、請求項2に記載の方法。
  6. 前記第2の電気陰性度を有する前記金属が、グループ4:SbおよびBiから選択される、請求項2に記載の方法。
  7. 前記第2の電気陰性度を有する前記金属が、グループ5:Geから選択される、請求項2に記載の方法。
  8. 前記金属酸化物は、Biである、請求項1に記載の方法。
  9. 前記V調整層が、前記半導体基板の上および前記ゲート誘電体層の下に形成される、請求項1に記載の方法。
  10. 前記V調整層が、前記ゲート誘電体層の上に形成される、請求項1に記載の方法。
  11. 前記V調整層が、前記ゲート誘電体層の中間に位置している、請求項1に記載の方法。
  12. ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
    −金属または半金属が第1の電気陰性度を有する金属酸化物または半金属酸化物である前記ゲート誘電体層を半導体基板上に形成するステップと、
    −第2の電気陰性度を有する1つ以上の元素で前記ゲート誘電体層をドープするステップと、
    −前記ドープされたゲート誘電体層の上に前記ゲート電極を形成するステップと、
    を含み、
    前記ゲート誘電体層をドープする前記ステップが、前記ドーパントの量および種類を調整することによって前記ゲートスタックの実効仕事関数を所望の値に調整することを含み、前記第2の電気陰性度が、前記第1の電気陰性度より高い、方法。
  13. 前記ドーパントは、ハロゲン化合物である、請求項12に記載の方法。
  14. 前記ドーパントは、フッ素である、請求項12に記載の方法。
  15. ドープする前記ステップが、前記ゲート誘電体層をF、NF、TiFまたはTaFにさらすことを含む、請求項14に記載の方法。
  16. ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
    −半導体基板のPMOS領域の上に前記ゲート誘電体層を形成するステップと、
    −前記ゲート誘電体層の上にGe、SbまたはTeをその任意の組成で含む誘電体V調整層を形成するステップと、
    −前記ゲート誘電体層および前記V調整層の上に前記ゲート電極を形成するステップと、
    を含み、
    前記ゲートスタックの実効仕事関数が、前記誘電体V調整層の厚さおよび組成を調整することによって所望の値に調整される、方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228429A (ja) * 2010-04-19 2011-11-10 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP2013070052A (ja) * 2011-09-22 2013-04-18 Samsung Display Co Ltd 酸化物半導体、これを含む薄膜トランジスタ、及び薄膜トランジスタ表示板
WO2015166572A1 (ja) * 2014-05-01 2015-11-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Samsung Display Co.,Ltd. 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US9006092B2 (en) * 2011-11-03 2015-04-14 United Microelectronics Corp. Semiconductor structure having fluoride metal layer and process thereof
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
US8791003B2 (en) * 2012-06-21 2014-07-29 GlobalFoundries, Inc. Methods for fabricating integrated circuits with fluorine passivation
CN104103502B (zh) * 2013-04-02 2017-02-22 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
KR102262887B1 (ko) 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10002937B2 (en) 2016-06-08 2018-06-19 International Business Machines Corporation Shared metal gate stack with tunable work function
KR102376789B1 (ko) * 2017-11-28 2022-03-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10580703B2 (en) 2018-05-02 2020-03-03 International Business Machines Corporation Multivalent oxide cap for multiple work function gate stacks on high mobility channel materials
KR20210050686A (ko) 2019-10-29 2021-05-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010A (en) * 1845-04-22 Island
JP2006114747A (ja) * 2004-10-15 2006-04-27 Seiko Epson Corp 半導体装置の製造方法
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
JP2007142266A (ja) * 2005-11-21 2007-06-07 Fujitsu Ltd 半導体装置およびその製造方法
JP2007184531A (ja) * 2005-12-08 2007-07-19 Elpida Memory Inc 半導体装置及びその製造方法
JP2007324594A (ja) * 2006-05-29 2007-12-13 Interuniv Micro Electronica Centrum Vzw 実効仕事関数を調整するための方法
JP2007329237A (ja) * 2006-06-07 2007-12-20 Toshiba Corp 半導体装置
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
JP2009538542A (ja) * 2006-05-26 2009-11-05 フリースケール セミコンダクター インコーポレイテッド 中間層を有する半導体素子の形成方法及びその構造
JP2010267964A (ja) * 2009-05-14 2010-11-25 Internatl Business Mach Corp <Ibm> 非対称型半導体デバイス及び製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5314964B2 (ja) * 2008-08-13 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010A (en) * 1845-04-22 Island
JP2006114747A (ja) * 2004-10-15 2006-04-27 Seiko Epson Corp 半導体装置の製造方法
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
JP2007142266A (ja) * 2005-11-21 2007-06-07 Fujitsu Ltd 半導体装置およびその製造方法
JP2007184531A (ja) * 2005-12-08 2007-07-19 Elpida Memory Inc 半導体装置及びその製造方法
JP2009538542A (ja) * 2006-05-26 2009-11-05 フリースケール セミコンダクター インコーポレイテッド 中間層を有する半導体素子の形成方法及びその構造
JP2007324594A (ja) * 2006-05-29 2007-12-13 Interuniv Micro Electronica Centrum Vzw 実効仕事関数を調整するための方法
JP2007329237A (ja) * 2006-06-07 2007-12-20 Toshiba Corp 半導体装置
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
JP2010267964A (ja) * 2009-05-14 2010-11-25 Internatl Business Mach Corp <Ibm> 非対称型半導体デバイス及び製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228429A (ja) * 2010-04-19 2011-11-10 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP2013070052A (ja) * 2011-09-22 2013-04-18 Samsung Display Co Ltd 酸化物半導体、これを含む薄膜トランジスタ、及び薄膜トランジスタ表示板
WO2015166572A1 (ja) * 2014-05-01 2015-11-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10658469B2 (en) 2014-05-01 2020-05-19 Renesas Electronics Corporation Semiconductor device including a plurality of nitride semiconductor layers

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