JP2011103459A - Ｐｍｏｓデバイスのゲートスタックのしきい値電圧を調整する方法 - Google Patents
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Abstract
【課題】本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのＶＴ値を容易に調整することができる方法を提供する。
【解決手段】ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法は、第１の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第２の電気陰性度を有する金属酸化物または半金属酸化物である誘電体ＶＴ調整層を形成するステップと、ゲート誘電体層およびＶＴ調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整され、第２の電気陰性度が、第１の電気陰性度およびＡｌ２Ｏ３のいずれよりも高い。
【選択図】図３
【解決手段】ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法は、第１の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第２の電気陰性度を有する金属酸化物または半金属酸化物である誘電体ＶＴ調整層を形成するステップと、ゲート誘電体層およびＶＴ調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整され、第２の電気陰性度が、第１の電気陰性度およびＡｌ２Ｏ３のいずれよりも高い。
【選択図】図３
Description
本発明は、半導体デバイスのゲートスタックの分野、特に、調整可能なしきい値電圧を有するゲートスタックに関する。
トランジスタのゲートスタックでうまくいくゲート誘電体としてｈｉｇｈ−ｋ金属酸化物を作製するための重要な課題は、国際半導体技術ロードマップ（ＩＴＲＳ：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によって規定される、シリコン技術におけるゲートスタックのしきい値電圧（ＶＴ）仕様を満足させるために、安定したバンドエッジ実効仕事関数（ＥＷＦ：Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎｓ）を有する適切な電極を見つけることである。ＮＭＯＳトランジスタの場合、ゲートスタックのＥＷＦは、高い（Ｓｉ伝導バンドエッジ近傍にある）ことが必要であり、ＰＭＯＳスタックの場合、ＥＷＦは、低い（Ｓｉ価電子バンドエッジ近傍にある）ことが必要である。ＮＭＯＳデバイスの場合、ゲート誘電体は、半導体基板のｐ型ゲート領域の上に堆積される。ＮＭＯＳトランジスタのオン状態では、ｎ型のソース領域とドレイン領域との間のｐ型ゲート領域でｎ型伝導チャネルが形成される。ＰＭＯＳデバイスの場合は、ｎ型ゲート領域の上にゲート誘電体が形成される。当技術分野で知られるゲートスタックのＥＷＦを調整する技術の１つは、金属電極の組成を調整することである（例えば、特許文献１および特許文献２参照）。ゲートスタックのＥＷＦの値は、ゲートスタックを構成する様々な元素および化合物の電気陰性度によって影響される。ホストｈｉｇｈ−ｋ誘電体よりも電気的陰性の強い／電気的陽性の強い元素または化合物を加えることによって、ＥＷＦは、それぞれ陽性方向／陰性方向にシフトしやすくなる。最近になって、極薄誘電体キャップ層を使用することによるゲート誘電体のキャッピングを用いて、ゲートスタックのＥＷＦを所望の値に調整するようになった（例えば、非特許文献１、非特許文献２、非特許文献３および非特許文献４参照）。
ＩＥＥＥエレクトロンデバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ．Ｄｅｖ．Ｌｅｔｔ．）、第２８巻、第６号、２００７年、ｐ．４８６−４８８
ＩＥＥＥトランザクションズ オン エレクトロンデバイス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ． Ｄｅｖ．）、第５４巻、第１０号、２００７年、ｐ．２７３８−２７４９
ＥＣＳトランザクションズ（ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ）、第１１巻、第７号、２００７年、ｐ．２０１−２１１
ＥＣＳトランザクションズ、第１９巻、第１号、２００９年、ｐ．２５３−２６１
一般に、Ｌａ系誘電体キャップはＮＭＯＳに使用され、Ａｌ系キャップはＰＭＯＳに使用される。Ａｌ２Ｏ３キャップ層を使用する場合のＶＦＢシフトは約２００ｍＶに過ぎず、３２ｎｍ高性能（ＨＰ：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ）ＰＭＯＳロジックトランジスタの要件を満足していない。Ａｌ２Ｏ３膜厚を厚くしても、ＶＴシフトはほとんど増加しないばかりか、Ａｌ２Ｏ３層のｌｏｗ−ｋ値のためにＥＯＴペナルティが大幅に増加することになり、これは許容することができない。特にＰＭＯＳデバイスに対しては、代替のキャップ層が望ましい。
本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する改良された方法であって、ゲートスタックのＶＴ値を容易に調整することができる方法を提供することを目的とする。
実施形態によれば、ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、第１の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第２の電気陰性度を有する金属酸化物または半金属酸化物である誘電体ＶＴ調整層を形成するステップと、ゲート誘電体層およびＶＴ調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整され、第２の電気陰性度が、第１の電気陰性度およびＡｌ２Ｏ３の電気陰性度のいずれよりも高い方法が提供される。好適な実施形態では、ＶＴ調整層の金属または半金属は、グループ１：Ｔｉ、グループ２：Ｍｏ、Ｗ、グループ３：Ｐｂ、グループ４：Ｓｂ、Ｂｉ、グループ５：Ｇｅの５つのグループうちの１つから選択される。ＶＴ調整層は、ｈｉｇｈ−ｋゲート誘電体層の下、上または中間に設けることができる。
本発明の別の実施形態によれば、ゲート誘電体層とゲート電極とからなるゲートスタックを含む半導体デバイスを製造する方法であって、金属または半金属が第１の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第２の電気陰性度を有する１つ以上のドーパント元素でゲート誘電体層をドープするステップと、ゲート誘電体層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、ドーパントの種類および量を選択することによって所望の値に調整され、第２の電気陰性度が、第１の電気陰性度より高い方法が提供される。
本発明のさらに別の実施形態によれば、ゲート誘電体層とゲート電極とからなるゲートスタックを含む半導体デバイスを製造する方法であって、ゲート誘電体層を半導体基板上に形成するステップと、ゲート誘電体層の上にＧｅ、ＳｂまたはＴｅをその任意の組成で含む誘電体ＶＴ調整層を形成するステップと、ゲート誘電体層およびＶＴ調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、前記ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整される方法が提供される。
本発明によれば、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのＶＴ値を容易に調整することができる方法が提供される。
誘電体ＶＴ調整層として、金属の電気陰性度に基づいて、グループ１：Ｔｉ、グループ２：Ｍｏ、Ｗ、グループ３：Ｐｂ、グループ４：Ｓｂ、Ｂｉ、グループ５：Ｇｅの５つのグループうちの１つから金属が選択される金属酸化物を使用することができる。図１は、各元素の電気陰性度を与える元素の周期表を示す。化合物ＡｘＢｙの場合、化合物ＥＮ（ＡｘＢｙ）の電気陰性度は、構成元素ＥＮ（Ａ）およびＥＮ（Ｂ）の電気陰性度に基づいて、サンダーソン（Ｓａｎｄｅｒｓｏｎ）基準：ＥＮ（ＡｘＢｙ）＝（ＥＮ（Ａ）ｘ・ＥＮ（Ｂ）ｙ）１／（ｘ＋ｙ）によって計算することができる。選択された数の元素およびその酸化物に対する値が図２に示される（ＥＣＳトランザクション、第１９巻、第１号、２００９年、ｐ．２５３−２６１も参照）。図３に示されるように、ＶＴ調整層の位置は、ｈｉｇｈ−ｋゲート誘電体層の下、中間または上に選択することができる。
金属酸化物の誘電体ＶＴ調整層を使用する代わりに、ｈｉｇｈ−ｋゲート誘電体層のドーピングを使用することもできる。高い電気陰性度を有する１つ以上の元素でゲート誘電体層の上部をドープするのが好ましい。あるいは、Ｓｉ基板とゲート誘電体層との間の接合部を高い電気陰性度を有する１つ以上の元素でドープすることができる。特に、フッ素は、非常に高い電気陰性度を有しており、一般に半導体処理との相性が良いので、この目的に適している。フッ素ドーピング用の適切な前駆物質は、Ｆ２、ＮＦ３、ＴｉＦ４およびＴａＦ５である。他のハロゲン化合物も使用することができる。
最後に、Ｇｅ、ＳｂまたはＴｅ（ＧＳＴ）をその任意の組成で含む層をゲート電極金属に加えることについて考察する。このような層は、その組成の３つすべてが高い電気陰性度を有しておりＡＬＤ堆積に適しているために有効である。ＧＳＴ調整層は、ゲート誘電体層の上部に直接堆積されるのが好ましい。
ｐ型シリコン基板上に、まず約１ｎｍのＳｉＯ２界面層を成長させ、次いで、ＨｆＣｌ４およびＨ２Ｏケミストリを使用するＡＬＤプロセスを用いて２ｎｍのＨｆＯ２ｈｉｇｈ−ｋゲート誘電体層を堆積させた。参照することによって本明細書に組み込まれるハタンペア（Ｈａｔａｎｐａａ）らによる米国特許公開第２００７−１４８３４７号に記載されているように、ＨｆＯ２ゲート誘電体の上に、ＡＬＤプロセスおよびＢｉ（ｄｍｂ）３＋Ｈ２Ｏケミストリを使用して１ｎｍのＢｉ２Ｏ３ ＶＴ調整層を堆積させた。Ｎ２中において８００℃および９００℃で１０分間のアニールを実施した。物理気相堆積によってＰｔの上部電極を堆積させた。ＨｆＯ２基準サンプルと、ＨｆＯ２層の上に１ｎｍのＢｉ２Ｏ３ ＶＴ調整層を有するサンプルとのＣ−Ｖ曲線が、図４に示される。この簡単な実験ではコンデンサを使用したため、ＶＴシフトではなくて、ＨｆＯ２基準と比較する形で相対的なフラットバンド電圧（ＶＦＢ）シフトについて考える。成長後（ａｓ−ｇｒｏｗｎ）のＢｉ２Ｏ３ ＶＴ調整層の場合、ＶＦＢのシフトは正方向に０．７Ｖであり、８００℃および９００℃のアニール後のサンプルの場合、ＶＦＢのシフトはまだ０．５Ｖ以上である。このようなＶＦＢシフトがＴｉＮのような金属電極を有する通常のデバイスフローで処理されたトランジスタで発生すれば、ＥＷＦはＳｉ価電子バンドエッジに達し、したがってＶＴはＨＰ ＰＭＯＳトランジスタに必要な低い目標値となるであろう。ＶＴ調整層はＣ−Ｖ曲線を悪化させておらず、これはＳｉＯ２／ＨｆＯ２界面品質に悪影響がないことを示している。Ｂｉ２Ｏ３ ＶＴ調整層を追加することによってＥＯＴの大幅な低下は観察されなかった。
ｐ型シリコン基板上に、まず約１ｎｍのＳｉＯ２界面層を成長させ、次いで、ＨｆＣｌ４およびＨ２Ｏケミストリを使用するＡＬＤプロセスを用いて２ｎｍのＨｆＯ２ｈｉｇｈ−ｋゲート誘電体層を堆積させた。Ｔｉ（ＯＣＨ４）３＋Ｈ２Ｏケミストリを用いるＡＬＤプロセスを使用して０．５ｎｍのＴｉＯ２ ＶＴ調整層を堆積させ、ＴｉＯ２堆積にはＴｉＣｌ４、Ｔｉ（ＯＣ３Ｈ７）４および（Ｍｅ５Ｃｐ）Ｔｉ（ＯＭｅ）３のような別のケミストリを使用することができる。Ｎ２中において８００℃で１０分間のアニールを実施した。物理気相堆積によってＰｔの上部電極を堆積させた。ＨｆＯ２基準サンプルと、ＨｆＯ２層の上に０．５ｎｍのＴｉＯ２ ＶＴ調整層を有するサンプルとのＣ−Ｖ曲線が、図５に示される。ＴｉＯ２層は、約０．３５ＶのＶＦＢシフトを示した。
ゲート誘電体層のドーピングでは、以下のような提案されている処理シーケンスを使用することもできる。シリコン基板上に約１ｎｍのＳｉＯ２界面層を成長させた後、ＨｆＣｌ４およびＨ２Ｏケミストリを使用するＡＬＤプロセスを用いて２ｎｍのＨｆＯ２ｈｉｇｈ−ｋゲート誘電体層を堆積させ；ＨｆＯ２ゲート誘電体をフッ素含有ガスにさらし；次に上部電極を堆積させる。フッ素含有ガスへの露出条件は、ＥＷＦが所望の値になるように選択される。
以下のような実験を提案する。シリコン基板上に約１ｎｍのＳｉＯ２界面層を成長させた後、ＨｆＣｌ４およびＨ２Ｏケミストリを使用するＡＬＤプロセスを用いて２ｎｍのＨｆＯ２ｈｉｇｈ−ｋゲート誘電体層を堆積させることができる。次いで、ｈｉｇｈ−ｋ誘電体層の上に、Ｇｅ、ＳｂまたはＴｅをその任意の組成で含む１〜１０ｎｍ厚のＶＴ調整層を堆積させることができる。Ｇｅ、ＳｂまたはＴｅの前駆物質としてそれぞれＧｅＣｌ２・Ｃ４Ｈ８Ｏ２、ＳｂＣｌ３および（Ｅｔ３Ｓｉ）２Ｔｅを使用するＡＬＤプロセスを用いて、ＧｅＳｂＴｅ層を堆積させることができる。上部電極は、Ｐｔ、ＴａＮ、ＴｉＮまたはＡｌとなる。
実施例１および２で説明された実験は、フルＣＭＯＳトランジスタデバイスの状況を完全に代表するものではない。トランジスタデバイスでは、異なる種類の金属電極が使用される可能性もあり、ゲートスタックは、これらの実施例とは異なる（より高いまたは低い）温度および処理を受ける場合もある。プロセスフロー後に得られる実際のゲートスタックのＥＷＦ値は、金属堆積技術、金属の厚さ、アニール条件、ホストｈｉｇｈ−ｋ誘電体とＶＴ調整層との混晶（ｉｎｔｅｒｍｉｘｉｎｇ）、ＳｉＯ２界面層とホストｈｉｇｈ−ｋ誘電体との混晶、ＳｉＯ２界面層へのＶＴ調整層の拡散などの幾つかの複雑な効果によって決定される。このことは、実施例１および２で示されたものと同じ（あるいはさらに大きい）ＶＦＢまたはＥＷＦのシフトを得ることは、使用される金属電極または他のプロセスステップの最適な選択にかかっているであろうことを意味している。
本開示では、酸化ハフニウム（ＨｆＯ２）、酸化ビスマス（Ｂｉ２Ｏ３）および酸化チタン（ＴｉＯ２）に対して化学式が使用されているが、実際の酸化物は、化学量論的組成から逸脱している場合もあり、当然、本記載にも含まれている。
Claims (16)
- ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
−第１の電気陰性度を有する金属酸化物または半金属酸化物である前記ゲート誘電体層を半導体基板上に形成するステップと、
−第２の電気陰性度を有する金属酸化物または半金属酸化物である誘電体ＶＴ調整層を形成するステップと、
−前記ゲート誘電体層および前記ＶＴ調整層の上に前記ゲート電極を形成するステップと、
を含み、
前記ゲートスタックの実効仕事関数が、前記誘電体ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整され、前記第２の電気陰性度が、前記第１の電気陰性度およびＡｌ２Ｏ３の電気陰性度のいずれよりも高い、方法。 - 前記第２の電気陰性度を有する前記金属が、グループ１：Ｔｉ、グループ２：ＭｏおよびＷ、グループ３：Ｐｂ、グループ４：ＳｂおよびＢｉ、グループ５：Ｇｅのグループうちの１つから選択される、請求項１に記載の方法。
- 前記第２の電気陰性度を有する前記金属が、グループ１：Ｔｉから選択される、請求項２に記載の方法。
- 前記第２の電気陰性度を有する前記金属が、グループ２：ＭｏおよびＷから選択される、請求項２に記載の方法。
- 前記第２の電気陰性度を有する前記金属が、グループ３：Ｐｂから選択される、請求項２に記載の方法。
- 前記第２の電気陰性度を有する前記金属が、グループ４：ＳｂおよびＢｉから選択される、請求項２に記載の方法。
- 前記第２の電気陰性度を有する前記金属が、グループ５：Ｇｅから選択される、請求項２に記載の方法。
- 前記金属酸化物は、Ｂｉ２Ｏ３である、請求項１に記載の方法。
- 前記ＶＴ調整層が、前記半導体基板の上および前記ゲート誘電体層の下に形成される、請求項１に記載の方法。
- 前記ＶＴ調整層が、前記ゲート誘電体層の上に形成される、請求項１に記載の方法。
- 前記ＶＴ調整層が、前記ゲート誘電体層の中間に位置している、請求項１に記載の方法。
- ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
−金属または半金属が第１の電気陰性度を有する金属酸化物または半金属酸化物である前記ゲート誘電体層を半導体基板上に形成するステップと、
−第２の電気陰性度を有する１つ以上の元素で前記ゲート誘電体層をドープするステップと、
−前記ドープされたゲート誘電体層の上に前記ゲート電極を形成するステップと、
を含み、
前記ゲート誘電体層をドープする前記ステップが、前記ドーパントの量および種類を調整することによって前記ゲートスタックの実効仕事関数を所望の値に調整することを含み、前記第２の電気陰性度が、前記第１の電気陰性度より高い、方法。 - 前記ドーパントは、ハロゲン化合物である、請求項１２に記載の方法。
- 前記ドーパントは、フッ素である、請求項１２に記載の方法。
- ドープする前記ステップが、前記ゲート誘電体層をＦ２、ＮＦ３、ＴｉＦ４またはＴａＦ５にさらすことを含む、請求項１４に記載の方法。
- ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、前記方法は、
−半導体基板のＰＭＯＳ領域の上に前記ゲート誘電体層を形成するステップと、
−前記ゲート誘電体層の上にＧｅ、ＳｂまたはＴｅをその任意の組成で含む誘電体ＶＴ調整層を形成するステップと、
−前記ゲート誘電体層および前記ＶＴ調整層の上に前記ゲート電極を形成するステップと、
を含み、
前記ゲートスタックの実効仕事関数が、前記誘電体ＶＴ調整層の厚さおよび組成を調整することによって所望の値に調整される、方法。
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