JP2011228429A - 電界効果トランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】低閾値動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体領域２と、半導体領域に離間して形成されたソース領域およびドレイン領域１２ａ、１２ｂと、ソース領域１２ａとドレイン領域１２ｂとの間の半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、第１絶縁膜と第２絶縁膜との界面７ａを含む界面領域７に、Ｇｅが導入されており、Ｇｅの面密度が、界面領域７内の第１絶縁膜４側においてピークを有している。
【選択図】図１３

Description

本発明は、電界効果トランジスタおよびその製造方法に関する。
従来、ＭＩＳＦＥＴ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のチャネルに誘起される電荷量を確保するために、ゲート絶縁膜を薄膜化することによって容量を大きくする手法が採られてきた。その結果として、ゲート絶縁膜であるＳｉＯ２膜の薄膜化が推し進められ、現在は１ｎｍを大きく切る厚さにまで到達しようとしている。
ここに至り、ＳｉＯ２膜では、ゲート漏れ電流が大きくなり、待機電力の散逸から消費電力が押さえられないところまで来ている。例えば、膜厚０．８ｎｍのＳｉＯ２膜は、ゲート漏れ電流が１ｋＡ／ｃｍ２にまで達しており、消費電力の面での問題が極めて大きい。
消費電力を低下させるためには、膜厚を厚くすることが有効である。このため、ＳｉＯ２膜より誘電率の高い物質（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ）を用いることにより、ＳｉＯ２膜より厚くても電荷量を確保できる絶縁膜が検討されている。誘電率が高く安定な物質として多くの金属酸化物が知られている。
このような特性を有する絶縁膜として、現在、特に有望視されているものとして、ＨｆＯ２、ＺｒＯ２、これらのシリケートからなる膜、およびそれらの窒化物からなる膜（ＨｆＯＮ、ＨｆＳｉＯＮ）などが挙げられる。
ところが、これらの絶縁膜をゲート絶縁膜として用いると、小さな閾値が得られないという問題が新たに発生する。ＳｉＯ２膜と高誘電体膜では、ｎＭＩＳＦＥＴでは、実効仕事関数が大きめになり、ｐＭＩＳＦＥＴでは、実効仕事関数が小さめになる傾向が見られる。これは、高誘電率を持つ絶縁膜と電極との間のフェルミレベルピニングという現象として知られている。
この問題を解決するために、ｐＭＩＳトランジスタではＡｌをゲート絶縁膜に拡散し、フェルミレベルのピン止め位置を変化させる方法が、非特許文献１に提案されている。
Ｍ.Ｋａｄｏｓｈｉｍａ ｅｔ.ａｌ., ２００７ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ Ｐ６６.
前述した非特許文献１に開示される技術を用いた場合、ｐＭＩＳトランジスタではＡｌをゲート絶縁膜に拡散し、ピン止め位置を変化させている。しかし、Ａｌを拡散したｐＭＩＳトランジスタでは、
（１）十分低い閾値を実現するだけの、十分な量の電圧シフトが得られない、
（２）移動度が劣化する、
という問題が挙げられる。
つまり、次世代以降のＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて要求される性能、例えば低閾値動作を満たすには、実効仕事関数を最適化する別の技術が必須である。
本発明は、上記事情を考慮してなされたものであって、低閾値動作が可能な電界効果トランジスタおよびその製造方法を提供することを目的とする。
本発明の１観点による電界効果トランジスタは、ｎ型半導体領域と、前記ｎ型半導体領域に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記ｎ型半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜と、前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの元素と酸素を含む第２絶縁膜と、前記第２絶縁膜上に形成されたゲート電極と、を備え、前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に、Ｇｅが導入されており、前記Ｇｅの面密度が、前記界面領域内の前記第１絶縁膜側においてピークを有していることを特徴とする。
また、本発明の１観点によるによる電界効果トランジスタの製造方法は、ｎ型半導体領域上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にＧｅを含む物質を堆積する工程と、前記Ｇｅを含む物質を覆うように第２絶縁膜を形成する工程と、前記Ｇｅを含む物質を、前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に拡散する熱処理工程と、前記第２絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記ｎ型半導体領域に、離間されたソース領域及びドレイン領域を形成する工程と、を備えていることを特徴とする。
本発明によれば、低閾値動作が可能なｐＭＩＳトランジスタを提供することができる。
本実施形態に係るｐＭＩＳＦＥＴにおいて、Ｇｅを導入することにより、界面ダイポールが出来る機構の説明図である。 （ａ）は、ＳｉＯ２膜と高誘電体膜（ＨｆＯ２膜）との界面の構造例を示す図であり、（ｂ）は、ＳｉＯ２膜と高誘電体膜（ＨｆＯ２膜）との界面における電子状態を説明する図である。 （ａ）は、ＳｉＯ２膜と高誘電体膜（ＨｆＯ２膜）との界面にＦが導入された構造例であり、（ｂ）は、Ｎが導入された構造例である。 界面にフッ素を導入することにより系が安定化する状態を説明する図である。 界面にフッ素を導入した場合のフッ素の膜厚方向の分布を示す図である。 界面に窒素を導入することにより系が安定化する状態を示す図である。 界面に窒素を導入した場合の窒素の膜厚方向の分布を示す図である。 界面にＴａを導入した場合のＴａの膜厚方向の分布を示す図である。 界面にＧｅを導入した場合のＧｅの膜厚方向の分布を示す図である。 ｐＭＩＳＦＥＴにおける固定電荷による分極の形成パターンを示す図である。 第１の実施例のｐＭＩＳＦＥＴの概略の製造方法を説明する模式図である。 第１の実施例のｐＭＩＳＦＥＴの製造方法を説明する模式図である。 第１の実施例のｐＭＩＳＦＥＴを示す断面図である。 第１の実施例の変形例２に係るｐＭＩＳＦＥＴにおいて、Ｇｅを導入することにより、閾値が移動するＣＶカーブを示す図である。 第２の実施例のＣＭＩＳＦＥＴの製造方法を説明する模式図である。 本実施形態に係るｐＭＩＳＦＥＴの低閾値構造を設計するための添加物を説明する図である。
本発明の実施形態について図面を参照して詳細に説明する。
まず、本発明の実施形態に係る電界効果トランジスタの原理を説明する。
第１に、本発明の一実施形態に用いられる実効仕事関数の制御について説明する。
（絶縁膜を構成する元素の価数と、添加元素の価数の関係）
絶縁膜が元素Ｍと酸素から構成されており、この元素Ｍを添加元素Ａが置換する場合について考える。添加元素Ａが元素Ｍよりも、価数が小さい場合には、絶縁膜中では、実効的に、マイナスの電荷と感じられることになる。反対に、添加元素Ａが元素Ｍよりも、価数が大きい場合には、絶縁膜中では、実効的にプラスの電荷と感じられることになる。ここで、実効的に感じられる電荷（余分な電荷）と言った場合には、注意が必要である。それは、添加元素Ａが酸素と絶縁物質を作り、それがそのまま絶縁物質として絶縁膜中に拡散した場合には、実効的に感じられる電荷が発生しないという点である。
例えば、ＨｆＯ２膜の中に、Ａｌ２Ｏ３（或いは、Ｌａ２Ｏ３）が分散した状態は、余分な電荷を生じない。この場合、絶縁膜は、ｎＨｆＯ２＋ｍＡｌ２Ｏ３（ｎ、ｍは適当な正の整数）の様に記述できる。それに対し、ＨｆＯ２の金属Ｈｆを、金属Ａｌ（或いは、金属Ｌａ）が置換した場合には、Ａｌが置換したサイトは、本来、Ｈｆの＋４価が存在していたサイトに、＋３価のＡｌが入り込んだ状態になり、実効的にマイナス一価（−１）が存在していることになる。どちらの状態になるか、つまり、どちらの状態がより安定かは、イオン半径に大きく依存している。これの詳細は後述する。また、ＨｆＯ２の金属Ｈｆを、金属Ｔａが置換した場合には、Ｔａが置換したサイトは、本来Ｈｆの＋４価が存在していたサイトに、＋５価のＴａが入り込んだ状態になり、実効的にプラス一価（＋１）が存在していることになる。
同様に、ＳｉＯ２膜の中にＬａ２Ｏ３が分散した状態は、ｎＳｉＯ２＋ｍＬａ２Ｏ３（ｎ、ｍは適当な正の整数）と記述でき、余分な電荷を生じない。特に、絶縁膜を構成する物質がシリコンの場合は、シリケートと呼ばれている。例えば、Ｌａ２ＳｉＯ５（＝ＳｉＯ２＋Ｌａ２Ｏ３）は、Ｌａシリケートの一種である。それに対し、ＳｉＯ２中のＳｉを、金属Ａｌで置換した場合には、Ａｌが置換したサイトは、本来Ｓｉの＋４価が存在していたサイトに、＋３価のＡｌが入り込んだ状態になり、実効的にマイナス一価（−１）が存在していることになる。また、ＳｉＯ２中のＳｉを、Ａｓで置換した場合には、Ａｓが置換したサイトは、本来Ｓｉの＋４価が存在していたサイトに、＋５価のＡｓが入り込んだ状態になり、実効的にプラス一価（＋１）が存在していることになる。
また、添加元素Ａが元素Ｍと価数が等しい場合は、絶縁膜中では、実効的な電荷は感じられないはずである。しかし、特殊なケースでは、元素Ｍと酸素からなる絶縁膜中で、添加元素Ａが元素Ｍを置換した時に、ギャップ中に深いトラップレベルを形成するケースがある。その場合、この深いトラップレベルに電子を捕獲してマイナス固定電荷となることがある。本実施形態では、この深いトラップレベルを用いた固定電荷を使うことになる。
なお、ここでは、絶縁膜が元素Ｍと酸素から構成されており、この元素Ｍを添加元素Ａが置換する場合について説明した。これは、元素Ｍの酸化物が母体材料であり、この母体材料中に原子Ａが分散している状態を前提とした説明である。
（絶縁膜を構成する元素のイオン半径と、添加元素のイオン半径の関係）
一般に、イオン半径が小さい元素は、より少量の酸素が配位し易い。例えば、Ｓｉのイオン半径は、０．４Å程度であり、酸素が４つ配位して、四面体を構成する。それに対し、イオン半径が大きい元素は、より多くの酸素が配位し易い。例えば、Ｈｆのイオン半径は、０．７８Å程度であり、酸素が７〜８つ配位して、フッ化カルシウム構造を構成する。ここで、シリコンと酸素を含む絶縁膜は、シリコンと酸素が四面体構造を作っているので、イオン半径の小さい元素であれば、シリコンと置換することが可能となる。しかし、イオン半径が大きいものは、シリコンと置換して四面体構造をとると、酸化物として非常に不安定な状態となってしまう。この場合には、シリコンと置換するのではなく、イオン半径の大きな元素自体が、酸素と、より大きな配位数をもった状態（酸素がより多く配位した状態）を構成する方が安定である。この状態が、シリケートである。
次に、大きなイオン半径を持った元素Ｍ（例えばＨｆ）と酸素を含む絶縁膜は、その大きなイオン半径を持った元素Ｍと酸素が６〜８配位構造を作っているので、イオン半径の大きい添加元素Ａであれば、大きなイオン半径を持った元素Ｍと置換することが可能となる。しかし、イオン半径が小さい元素は、大きなイオン半径を持った元素Ｍと置換して６〜８配位構造をとると、酸化物として非常に不安定な状態となってしまう。この場合には、大きなイオン半径を持った元素Ｍと置換するのではなく、イオン半径の小さい元素自体が、酸素と、より小さな配位数（４配位など）をもった状態を構成する方が安定である。
Ｓｉ基板／ＳｉＯ２膜／高誘電体膜という積層構造を考える。ここで、高誘電体膜は、大きなイオン半径を持った元素Ｍの絶縁性酸化膜で構成している。この時、大きなイオン半径を持った元素Ａを添加すると、この元素Ａは、高誘電体膜側に偏る可能性が高い。少なくとも、電荷を持った状態を、偏らせることは可能である。それに対し、小さいイオン半径を持った元素Ｂを添加すると、この元素Ｂは、ＳｉＯ２膜に偏る可能性が高い。少なくとも、電荷を持った状態を、偏らせることは可能である。この偏りを有効利用することにより、上記ＳｉＯ２膜と高誘電体膜との界面において、固定分極を人工的に作りだし、この固定分極により、閾値を制御する方法を、本発明者達は考え出した。
ここで、イオン半径に関してまとめる。本発明の一実施形態では、Ｓｉ基板／ＳｉＯ２膜／高誘電体膜という積層構造を考え、この高誘電体膜は、大きなイオン半径を持った元素Ｍの絶縁性酸化膜で構成する。本発明の一実施形態では、上記積層構造において、添加する元素が、ＳｉＯ２膜側に偏在するか、或いは、高誘電体膜側に偏在するか、が重要である。
そこで、本発明の一実施形態におけるイオン半径の大小の定義は、４配位以下になりやすい状態を小さいイオン半径と定義し、６配位以上になりやすい状態を大きいイオン半径と定義する。酸素と４配位を作るイオンは、酸素のイオン半径との理論比が０．２２５であり、酸素のイオン半径は１．４０Åであるので、酸素と４配位を作るイオン半径は、０．３２Åである。また、酸素と６配位を作るイオンは、酸素のイオン半径との理論比が０．４１４であるので、酸素と６配位を作るイオン半径は、０．５８Åである。この理論比は、多くのセラミックスの教科書に記載されている(例えば、柳田博明著「セラミックスの化学 第二版」（丸善）Ｐ１２)。
上記、０．３２Åと０．５８Åの中間の値、０．４５Å以下であれば、酸素と４配位を作ると期待できるが、０．４５Åより大きく０．５８Å未満の値では、４配位も６以上の配位も可能と予想される。本明細書では、０．４５Åより大きく０．５８Å未満の範囲を中間領域と呼ぶ。また、中間領域の元素のイオン半径を、中間のイオン半径と呼ぶ。
以下に、具体的なイオン半径を示す。括弧の中はイオン半径をÅ単位で記してある。周期律表では、下に行く程大きなイオン半径を有すると予想される。
（ａ）低価数で小さいイオン半径の元素（０．４５Å以下）：
Ｂｅ（０．３３）、Ｂ（０．２２）
（ｂ）低価数で中間のイオン半径の元素：
Ａｌ（０．４９）
（ｃ）低価数で大きいイオン半径の元素（０．５８Å以上）：
Ｍｇ（０．６２）、Ｃａ（１．０３）、Ｓｒ（１．２１）、Ｂａ（１．４３）、Ｓｃ（０．８４）、Ｙ（０．９６）、Ｌａなどのランタノイド（１．１８〜０．８５）、Ａｃなどのアクチノイド（１．２２〜０．９５）とまとめられる。
（ｄ）高価数で小さいイオン半径の元素：
Ｐ（０．３３）、Ａｓ（０．４４）、Ｓ（０．２９）、Ｓｅ（０．４０）
（ｅ）高価数で中間のイオン半径の元素：
Ｖ（０．５６）、Ｃｒ（０．４９）、Ｔｅ（０．５６）
（ｆ）高価数で大きいイオン半径の元素：
Ｎｂ（０．６９）、Ｔａ（０．６８）、Ｍｏ（０．６２）、Ｗ（０．６２）、Ｓｂ（０．６２）、Ｂｉ（０．７２）、Ｐｏ（０．６７）
（ｇ）等価数で中間のイオン半径の元素：
Ｇｅ（０．５）
とまとめられる。
イオン半径が中間的な元素（Ａｌ、Ｃｒ、Ｖ、Ｔｅ、Ｇｅ）に関しては、成膜プロセスに依存して、偏らせることが可能となる。例えば、ＳｉＯ２膜の上に、Ａｌを成膜して、Ａｌの拡散に十分な熱工程を通すことで、Ａｌを拡散させ、その後に、高誘電体膜を成膜すれば、多くのＡｌは、ＳｉＯ２膜側に偏って分布することになる。しかし、ＳｉＯ２膜の上に、Ａｌを成膜して、Ａｌの拡散に十分な熱工程を通さずに、高誘電体膜を成膜し、その後に、Ａｌの拡散に十分な熱工程を通すことで、Ａｌを拡散させた場合は、界面の両側に分布すると考えられる。このように、プロセス依存性が出てくるので、それを上手に使ってやることで、より高性能のトランジスタを作成することが出来る。
また、中間のイオン半径を持つ元素のうち、Ａｌ、Ｃｒは０．４９Åと比較的小さいイオン半径を持ち、Ｖ、Ｔｅは０．５６Åと大きめのイオン半径を持つ。その結果、Ａｌ、ＣｒはＳｉＯ２膜側で電荷となり易く、高誘電体膜側では、電荷としてではなく、Ａｌ酸化物、Ｃｒ酸化物として分布する傾向がある。つまり、ＳｉＯ２膜側、高誘電体膜側の両側に分布し得るが、電荷として分布するのは、ＳｉＯ２膜側と考えられる。
現実のＳｉＯ２膜と高誘電体膜との界面に、Ａｌを導入してＳｉＯ２膜側でマイナス電荷とした場合、界面の酸素欠陥と固定分極を作成することが出来る。これが、非特許文献１に記されたｐＭＩＳの閾値シフトのメカニズムであるが、これでは、閾値シフトが２００ｍｅＶ程度であり、不十分であった。つまり、中間的なイオン半径の元素であり、ＳｉＯ２側で電荷となる元素を単独で使い、酸素欠陥と組み合わせて閾値シフトを起こさせても、十分な量のシフトを起こさせることが出来ない。原因は、主に、膜の形成過程において、多くのＡｌが高誘電体膜側に拡散してしまうことである。つまり、高誘電体膜側にＡｌが拡散すると、一部はマイナス固定電荷ともなるので、上記の固定分極とは逆向きの固定分極を形成し、実質の固定分極の大きさを小さくしてしまうことになる。
本発明者達は、これを防ぐ方法として、ＳｉＯ２膜と高誘電体膜との界面に、Ｇｅを導入することを提案する。図１は、本発明の実施形態に係るｐＭＩＳＦＥＴにおいて、Ｇｅを導入することにより、界面ダイポールが出来る機構の説明図である。
まず、ＳｉＯ２膜中でＧｅはＳｉを置換する。Ｇｅが、高誘電体膜中よりも、ＳｉＯ２膜中で大きく安定化することを、第一原理計算により確認した。
また、Ｇｅは、ＳｉＯ２膜中で深いトラップレベルを形成している（図１（a））。つまり、Ｇｅは、ＳｉＯ２膜中で、このトラップレベルに電子をトラップして、マイナス電荷として作用することが可能となる。特に、ＳｉＯ２膜と高誘電体膜との界面では、各膜の酸素濃度に差があるため、濃度差に従って、酸素欠陥（Ｖｏ）が生じ易い(図１(b))。その結果、界面近傍のＳｉＯ２膜中Ｇｅは電子を受け取ることになる(図１(ｃ))。つまり、本来、酸素が受け取っていた電子の受け取り先が無くなったので、界面近傍のＳｉＯ２膜中Ｇｅが受け取ると考えられる。その結果、マイナス電荷として作用するＧｅとプラス電荷として作用する酸素欠陥（Ｖｏ）とで固定分極を作成することが出来る（図１(ｃ)）。すなわち、界面において、ＳｉＯ２側にマイナス固定電荷、高誘電体膜側にプラス固定電荷が出現し、界面ダイポールが出現する。これにより、図１（ｃ）に示すように、真空準位からの仕事関数である実効仕事関数を増大させることができ、ｐＭＩＳ向けに大きな閾値シフトを起こさせることが可能となる。
一方、Ｇｅは、ＳｉＯ２膜中で深いトラップレベルを形成はしているものの、界面近傍から離れると、電子を受け取る必要はなくなるので、固定電荷としての作用はなくなると考えられる。その結果、Ｇｅは、界面のみで、固定分極が出来るが、界面から離れ、Ｓｉ基板に近づくと固定電荷は生じないことになる。Ａｌの拡散では、Ｓｉ基板近くでも固定電荷となっていたので、チャネルに大きな影響を与え、移動度低下を招いていたが、Ｇｅは界面から離れると、ＳｉＯ２中で固定電荷を生成しないため、移動度も低下しない。
また、Ｇｅは、高誘電体膜中では、深いトラップレベルを形成しない。つまり、高誘電体膜中では、電荷としての作用は考えなくてよい。その結果、多少Ｇｅが高誘電体膜中に拡散したとしても、上記のＳｉＯ２膜中のマイナス固定電荷と界面の酸素欠陥とで形成する固定分極の、逆向きの分極は形成されないことになる。その結果、Ａｌのときのような固定分極の相殺が起こらず、添加されただけの十分大きな固定分極が得られることになる。
特に、界面酸素欠陥と固定分極を形成した場合、酸素欠陥は＋２価、ＳｉＯ２膜中Ｇｅは、−２価なので、Ａｌのときに比べて、添加物一つ当たり、４倍の固定分極が形成されることになる。
したがって、Ｇｅは、従来用いてきたＡｌに比べて、(1)固定分極のミクロな単位一つ一つが４倍の大きさを持ち、(2)相殺する逆向き分極が生じず、(3)チャネル近傍では電荷とならない、という大きなアドバンテージが認められる。
しかし、Ｇｅ添加には、難しい問題も含んでいる。Ｇｅを多量に含んだ高誘電体膜は、膜質そのものがあまり良くなく、リーキーな膜となってしまう。これは、Ｇｅと酸素欠陥の構造体が出来たり、ＧｅＯなどとして、高誘電体膜中から外部に拡散してしまうためと考えられている。その結果、高誘電体膜中に酸素欠陥が多量に発生するので、リーキーな膜となる。つまり、Ｇｅを高誘電体膜中に拡散させて、ＳｉＯ２膜と高誘電体膜との界面まで到達させるようなプロセスや構造では、閾値調整は出来ても、高誘電体膜の膜質そのものが悪化してしまう。これらの製造プロセスや構造の例として、例えば、高誘電体膜へのＧｅ添加、高誘電体膜上へのＧｅＯｘ膜キャップ、ＳｉＧｅポリ電極の使用がある。
また、拡散などでＳｉ基板／ＳｉＯ２膜界面をＧｅが横切ると、界面準位が大量に発生して、ＭＯＳＦＥＴ特性が強烈に悪化することが知られている（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ ｖｏｌ.３７ １９９８, ｐ１３１６）。例えば、Ｓｉ基板／ＳｉＧｅエピタキシャル膜／Ｓｉキャップ／ＳｉＯ２膜／高誘電体膜構造などで、ＳｉＧｅからＧｅを多量に拡散させると、Ｓｉ基板／ＳｉＧｅエピタキシャル膜／Ｓｉキャップ／ＳｉＯ２膜の各界面を劣化さてしまう。ＭＯＳＦＥＴ特性としては、閾値のシフトは起こっていても、界面が強烈に劣化してしまい、この劣化をリカバーすることは困難である。
以上の例では、Ｇｅと酸素欠陥との間で、固定分極を生成する例を説明したが、界面、或いは界面近傍にプラス電荷（Ｆ、或いはＴａなど）を大量に導入して、界面近傍Ｇｅとペアを組ませることで固定分極を作成することも可能である。この場合、Ｇｅの高誘電体膜側への拡散を抑制することが出来る。ＦやＴａがＧｅの拡散の邪魔をしてくれるためであり、更には、ＦやＴａのプラス電荷により、マイナスとなるＧｅが引き寄せられるためである。
また、ＣＭＩＳを構成するには、界面にマイナス電荷を導入する方法も考えておくことも重要である。界面にＮを導入することにより、マイナス電荷とすることが出来る。例えば、ＰＭＩＳ、ＮＭＩＳ両方の界面にＧｅとＰを導入し、更に、ＮＭＩＳの界面のみに、Ｎを導入する。この場合、ＰＭＩＳ側ではＧｅ（−２）とＶｏ(酸素欠陥)（＋２）による固定分極が有効になり、ＮＭＩＳ側では、Ｐ(＋)とＮ(―)による固定分極が有効になる。
（ＳｉＯ２膜と高誘電体膜との界面における電子状態について）
図２（ａ）は、ＳｉＯ２膜と高誘電体膜との界面の構造例を示す図であり、図２（ｂ）は、ＳｉＯ２膜と高誘電体膜との界面における電子状態を説明する図である。
ＳｉＯ２膜と高誘電体膜との界面においては、ＳｉＯ２膜側と高誘電体膜側とで、必要とされる酸素量が異なる。それは、酸化物毎に酸素量の最適な密度が異なることから一般的に言える事実である。上記高誘電体膜の例としてＨｆＯ２膜を考えてみる。例えば、図２（ｂ）に示すように、酸素から構成される界面は、ＨｆＯ２膜側からは４つの電子を供給され、ＳｉＯ２膜側からは２つの電子を供給されると電子数の辻褄があうことになる。つまり、必要とされる酸素数はＨｆＯ２膜側からみると、４つであり、ＳｉＯ２膜側からからみると２つということになる。本発明者達が行った、第一原理計算を用いた、構造計算からは、酸素が抜けて３つになるよりも、酸素が埋まって４つになる方が安定であることが分かった。基本的には、界面であっても酸素欠陥が出来ることはエネルギー面から損ということである。特に、高誘電体膜側は、イオン性を有する膜であり、プラス電荷の元素と、マイナス電荷の酸素とが、過不足なく存在する方が得になるであろうことは想像に難くない。
一方、界面における酸素欠陥生成のエネルギーを計算すると、非常に小さく、ＳｉＯ２膜とＨｆＯ２膜との界面においては、酸素分子を基準にして、つまり、外部に放出された酸素が酸素分子となると仮定するなら、酸素欠陥１つを生成するのに必要なエネルギーは０．３ｅＶという小さな値であった。ＳｉＯ２膜中、或いはＨｆＯ２膜中での酸素欠陥生成エネルギーが、それぞれ、５．１６ｅＶ、６．３８ｅＶ程度（例えば、Ｗ. Ｌ. Ｓｃｏｐｅｌ ｅｔ.ａｌ., Ａｐｐｌｉｅｄ. Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８４ ｐ１３４９２ ２００４参照）であるので、界面での酸素欠陥生成エネルギーが如何に小さいかがわかる。酸素欠陥生成エネルギーが小さいということは、界面で酸素欠陥が出来やすいというばかりではなく、膜中で酸素欠陥が作られた場合には、その酸素欠陥が界面に移動して来て、界面に偏析することを意味する。このようにして、界面には酸素欠陥が集まって来て、本来はマイナス２価の酸素があった位置に何もない状況になるので、実効的にプラス２価が存在することになる。
本実施形態では、界面領域を以下のように定義する。５Å程度のＳｉＯ２膜と高誘電体膜（例えばＨｆＯ２膜）の界面は、十分に酸化が進んでいるなら、酸素面となっていると考えられる。ＨｆとＳｉの結合が一つあるよりも、ＨｆとＯ，ＳｉとＯの結合がそれぞれ一つあった方が得であるためである。金属が酸化して安定化しているということである。この酸素面は原子層程度の揺らぎがあると考えられる。そこで、ＳｉＯ２膜／高誘電体膜界面の顕微鏡像、後に説明するアトムプローブなどの手法により、界面の揺らぎを包含する領域を決めることが出来る。この界面の揺らぎを包含する領域を界面領域とみなし、その厚みを７Å程度とし、その中心線を界面とみなすことにする。
（界面にフッ素（Ｆ）を導入した場合の電子状態）
ＳｉＯ２膜と高誘電体膜との界面においては、ＳｉＯ２膜側と高誘電体膜側とで、必要とされる酸素量が異なることは既に説明した。ここで、界面にフッ素（Ｆ）を導入すると、酸素欠陥を終端して安定な構造をとることが、本発明者達が行った第一原理計算から分かった。フッ素は、マイナスの一価であり、マイナス二価の酸素を置換することになるので、実効的には、プラス一価と考えればよい。一旦入ったフッ素は安定であり、通常の半導体プロセスでは、殆ど変化しない。酸素欠陥では、酸素が入ったり出たりするが、フッ素を導入した界面は、安定である。
ＳｉＯ２膜と高誘電体膜（ＨｆＯ２膜）との界面にＦが導入された構造例を図３（ａ）に示す。界面において、二つの酸素がフッ素で置換されている。図４（ａ）は、安定な構造となっているＳｉＯ２膜とＨｆＯ２膜との界面に酸素欠陥（Ｖｏ）がある場合を示す模式図であり、酸素が抜けて酸素欠陥が形成されて界面の酸素数が３である状態を示している。図４（ｂ）は、図４（ａ）に示す状態に酸素が導入されて、酸素欠陥が消滅し、界面における酸素数が４個となっている状態を示す。酸素が１個導入されるとエネルギーは０．２７ｅＶ下がるので、図４（ｂ）に示す状態は図４（ａ）に示す状態よりもより安定な状態となっている。図４（ｃ）は、図４（ｂ）に示す状態にＦを導入し、２つの酸素は２つのＦに置き換わった状態を示す。Ｆが導入されると、エネルギーはＦが１つあたり３．８ｅＶ下がるので、図４（ｃ）に示す状態は、図４（ｂ）に示す状態よりも更に安定した状態となっている。
このように、ＳｉＯ２膜と高誘電体膜との界面は、酸素量に応じて、その安定性が変化する。特に、酸素欠陥の有無により安定性が変化するが、その差は僅かである。しかし、外部からＦを導入すると、選択的に界面酸素に置換して導入されることが分かる。この時、図４（ｃ）に示すように、大きな安定化を示している。
図５は、界面にフッ素を導入した場合のフッ素の膜厚方向の分布を示す図である。図５に示すように、本発明に一実施形態におけるＦ添加は、添加されたＦがＳｉＯ２膜と高誘電体膜（例えば、ＨｆＳｉＯＮ膜）との界面に局在している。そして、局在したＦが固定分極に必要な固定プラス電荷を作った構造を用いて、閾値を制御している。局在したＦは、格子間隔から考えて、ＳｉＯ２膜と高誘電体膜との界面からＳｉＯ２膜側に０．６１Å以内、高誘電体膜側から１．２Å以内に分布していると考えられる。成膜工程を工夫することで、Ｆは、ＳｉＯ２膜と高誘電体膜との界面にピークを有するように構成することができる。これにより、界面のＦを正の固定電荷として使用して、固定ダイポールの源とすることができる。ここで、成膜工程の工夫としては、シリコン基板に前もってＦを導入しておき、熱拡散を用いて界面に供給する方法などが考えられる。界面においては、Ｆは安定化されるため、多量のＦが界面を横切るようにすれば、安定構造が出来るためである。この時、Ｆが拡散して、界面を横切りさえすれば良いので、１０５０℃などの高温工程でも構わない。この界面におけるＦは、Ｓｉ基板中のＦや誘電体内部のＦとは区別されるべき構成である。Ｓｉ基板中のＦは、基板中のｎ型ドーパントと相互作用をして、埋め込みチャネルを作ると考えられる。また、誘電体膜内部のＦは、酸素欠陥を補償して、誘電体の膜特性を向上させる。特に、リーク特性を向上させ、破壊耐性を強くする。
（界面に窒素（Ｎ）を導入した場合の電子状態）
ＳｉＯ２膜と、高誘電体膜との界面においては、ＳｉＯ２膜側と高誘電体膜側とで、必要とされる酸素量が異なる。ここで、界面に窒素を導入すると、酸素欠陥を終端して安定な構造をとることが、本発明者達が行った第一原理計算から分かった。但し、酸素欠陥とのクラスター構造を作ることで安定化する。窒素は、マイナスの三価であり、マイナス二価の酸素を置換することになるので、実効的には、マイナス一価と考えればよい。一旦入った窒素、酸素欠陥のクラスターは安定であり、通常の半導体プロセスでは、殆ど変化しない。酸素欠陥では、酸素が入ったり、出たりするが、窒素を導入した界面は、安定である。
ＳｉＯ２膜と高誘電体膜（ＨｆＯ２膜）との界面にＮが導入された構造例を図３（ｂ）に示す。図６は、界面にＮを導入することにより系が安定化する状態を示す図である。図６（ａ）は、安定な構造となっているＳｉＯ２膜とＨｆＯ２膜との界面に酸素欠陥がある場合を示す模式図であり、酸素が抜けて酸素欠陥Ｖｏが形成されて界面の酸素数が３である状態を示している。図６（ｂ）は、図６（ａ）に示す状態に酸素が導入されて、酸素欠陥が消滅し、界面における酸素数が４個となっている状態を示す。酸素が導入されるとエネルギーは酸素ひとつあたり０．２７ｅＶ下がるので、図６（ｂ）に示す状態は図６（ａ）に示す状態よりもより安定な状態となっている。図６（ｃ）は、図６（ｂ）に示す状態にＮを導入し、４つの酸素は２つのＮと、２つの酸素欠陥Ｖｏに置き換わった状態を示す。Ｎが導入されると、エネルギーは窒素1つあたり２．１ｅＶ下がるので、図６（ｃ）に示す状態は、図６（ｂ）に示す状態よりも更に安定した状態となっている。図６（ｄ）は、図６（ｃ）に示す状態において、１つの酸素欠陥Ｖｏが１つの酸素に置き換わった状態を示す。このとき、酸素欠陥Ｖｏが酸素１個と置き換わると、エネルギーが１．０ｅＶ低下するので、図６（ｄ）に示す状態は、図６（ｃ）に示す状態よりも更に安定した状態となっている。
このように、外部からＮを導入すると、選択的に界面の酸素に置換して導入されることが分かる。この時、大きな安定化を示している。酸素欠陥が窒素と等量だけ導入された構造が１つの安定構造である。図６（ｄ）に示すように、この酸素欠陥のうち片方は酸素により埋められる場合もあり、酸素により埋められると、更に安定化することが分かった。いずれの場合も、ＳｉＯ２膜と高誘電体膜との界面位置に窒素が導入されて、安定化することが示された。
図７は、界面に窒素を導入した場合のＮの膜厚方向の分布を示す図である。図７に示すように、本発明の一実施形態におけるＮ添加は、添加されたＮがＳｉＯ２膜と高誘電体膜（例えば、ＨｆＳｉＯＮ膜）との界面に局在している。そして、局在したＮが固定分極に必要なマイナス固定電荷を作った構造を用いて、閾値を制御している。すなわち、局在したＮは、格子間隔から考えて、ＳｉＯ２膜と高誘電体膜との界面からＳｉＯ２膜側に０．６１Å以内、高誘電体膜側から１．２Å以内に分布していると考えられる。成膜工程を工夫することで、Ｎは、ＳｉＯ２膜と高誘電体膜との界面にピークを有するように構成することができる。これにより、界面のＮを負の固定電荷として使用して、固定ダイポールの源とすることができる。ここで、成膜工程の工夫としては、シリコン基板に、前もって、Ｎを導入しておき、熱拡散を用いて界面に供給する方法などが考えられる。界面においては、Ｎは安定化されるため、多量のＮが界面を横切るようにすれば、安定構造が出来るためである。この時、Ｎが拡散して、界面を横切りさえすれば良いので、１０５０℃などの高温工程でも構わない。或いは、第一の絶縁膜（ＳｉＯ２）の表面部分に窒素を大量に導入した後で、第二の絶縁膜（高誘電体膜）を形成するという工程も有効である。この場合、大量に導入する方法としては、シリコン窒化（Ｓｉ３Ｎ４）膜を成膜する方法が挙げられる。また、第一の絶縁膜の表面を、低温（室温から３００℃程度）プラズマ窒素にさらす方法なども挙げられる。なお、図７において、実線のグラフは界面にＮを導入した場合の界面近傍のＮの分布を示し、破線のグラフは界面にＮを導入しない場合の界面近傍のＮの分布を示している。この図から、界面に窒素を局在させることが可能であることが分かる。
（ＳｉＯ２膜／高誘電体絶縁膜の界面における固定分極の起源）
ＳｉＯ２膜と高誘電体膜との界面は、酸素欠陥が出来ると、マイナス二価の酸素がある場合に比較して、電子が足りないことになる。つまり、プラス二価が存在していると感じられる。上で説明したように、Ｇｅを界面近傍に導入すると、ＳｉＯ２膜側に偏り、界面近傍でマイナス二価となる。酸素欠陥のプラスと、Ｇｅのマイナスとが、方向性をもつと固定分極となる。酸素欠陥生成エネルギーが小さいために、酸素欠陥は界面に集まってくる。その結果、界面にプラス電荷（酸素欠陥）があり、膜中にマイナス電荷（Ｇｅ）があることになり、界面があることで方向性が出現する。特に、第一原理計算の結果、Ｇｅは、ＳｉＯ２膜と高誘電体膜との界面から、ＳｉＯ２膜側に偏った方が、高誘電体膜側に偏るより、Ｇｅひとつあたり、３．５ｅＶも得であることが分かった。その結果、界面において、明確な方向性をもった固定分極が発生する構成が出来る。
（添加元素の量について）
高誘電体膜と界面から構成される固定分極について説明する。低価数物質を添加した場合、低価数物質はマイナス電荷となり、プラス電荷が減った分だけ、高誘電体膜の内部に酸素欠陥が出来ることになる。この酸素欠陥はプラス電荷となるので、低価数物質と組むことで分極を構成することが可能である。通常は、分極の方向性がランダムであるため、マクロには分極は現れないが、界面に酸素欠陥が集結した結果、方向性が現れることになる。その結果、マクロな固定分極が出現する。
プラス電荷としては、Ｆ（フッ素）であっても同様のことが起こる。上記した酸素欠陥の代わりにＦがプラス電荷として作用することになる。既に、説明したように、Ｆは界面において安定である。
高価数物質を添加した場合、高価数物質は、プラス電荷として作用するので、マクロな固定分極を作るには、マイナス電荷が必要である。これは、例えば窒素の添加により可能である。
高誘電体膜と界面で構成される、固定分極量によるシフトＸ（ボルト）は、
Ｘ＝（電荷面密度）×（分極の長さ）／誘電率
から計算できる。より詳細に説明すると、
Ｘ（ボルト）＝（電荷面密度）×（分極の長さ）／誘電率
＝（電荷面密度１．６０２×１０−１９クーロン×ｃｍ−２）×（分極の長さ×１０−８ｃｍ）／（比誘電率ε）／［８．８５４×１０−１２（ｆａｒｄ／ｍ）］
＝１．８１×１０−１４（電荷面密度ｃｍ−２単位）×（分極の長さÅ単位）／（比誘電率）
となる。例えば、電荷面密度が１０１４ｃｍ−２で、誘電率２０、分極の長さ５Åであれば、
Ｘ＝１．８１×１０−１４×１０１４×５／２０＝０．４５（Ｖ）
となる。
ここで、電荷面密度について簡単に説明する。ここで用いる電荷面密度は、実効的な電荷面密度である。定義としては、価数差×面密度、或いはＧｅの場合であれば、トラップ電子の面密度（＝２×Ｇｅの面密度）である。また、添加する元素が複数種類に及ぶ場合は、電荷面密度は価数差×面密度の総和となる。価数差は、本特許で扱っているＳｉ、Ｔｉ、Ｚｒ、ＨｆがＩＶ価であるので、そこからの差である。価数差としては、絶対値を用いることとする。具体的に示すと、ＩＩＩ価のＢ、Ａｌの価数差は１である。Ｖ価のＶ、Ｎｂ、Ｔａ、Ｓｂ、Ｂｉの価数差は１であり、ＶＩ価のＭｏ、Ｗ、Ｔｅ、Ｐｏの価数差は２である。また、Ｆ，Ｎ、酸素欠陥は、酸素からの差が価数差であり、それぞれ、絶対値なので、１、１、２となる。例えば、ＧｅがＳｉＯ２側に添加されている場合は、Ｇｅの面密度を［Ｇｅ］とすると、トラップ電荷はマイナス２であるので、電荷面密度は２［Ｇｅ］となる。また、Ｖ、Ｎｂ、Ｔａ、Ｓｂ、Ｂｉ（これらの価数差は１）の面密度を［Ｖ］、［Ｎｂ］、［Ｔａ］、［Ｓｂ］、［Ｂｉ］として、Ｍｏ、Ｗ、Ｔｅ、Ｐｏ（これらの価数差は２）の面密度を［Ｍｏ］、［Ｗ］、［Ｔｅ］、［Ｐｏ］とするなら、電荷面密度は、それぞれ［Ｖ］、＋［Ｎｂ］、＋［Ｔａ］、＋［Ｓｂ］、＋［Ｂｉ］、＋２［Ｍｏ］、＋２［Ｗ］、＋２［Ｔｅ］、＋２［Ｐｏ］となる。また、ＮやＦでは、電荷面密度と、面密度が一致する。それぞれ、プラスの電荷面密度と、マイナスの電荷面密度とが、一致すると考えてよい。誤差の程度は、後述する。ここで、電荷面密度は価数差×面密度であって、計算をする場は、電荷の単位を考慮している。しかし、電荷面密度は価数差を面密度に掛けているだけなので、ここでは、簡単のため、（上記計算式の説明の以外では）面密度と同じ単位で記述することとする。正確には、クーロン・ｃｍ−２が単位であるが、混乱を防ぐために、クーロン単位を除いて記述することにした。
次に、高誘電体膜（例えば、ＨｆＳｉＯＮ膜）側での、添加元素の分布のピーク位置について説明する。高誘電体膜側では、通常の分極の長さは１．３８Å程度であり、誘電率はおよそ２０前後である。ここで、１．３８Åは高誘電体を構成する金属の界面からの代表的な距離である。この距離の誤差を１５％、界面位置の誤差を１５％として、界面からの距離は、１．４ű０．２Åとなる（図８参照）。図８は、Ｔａ等の大きなイオン半径を有する元素が界面に添加された場合における、ＳｉＯ２膜および高誘電体膜の積層膜の膜厚方向の分布を示す。したがって、ピーク位置の界面からの距離は、１．６Å以下となる。
なお、実験の誤差も考慮すると、ピーク位置は界面から１．６Åの２倍、すなわち３．２Å以下と考えられる。Ｔａ等の大きなイオン半径を有する元素は、ＳｉＯ２膜と高誘電体膜との界面において、酸素とのボンド数が多いほうが安定化するため、成膜工程を工夫することで、界面よりも高誘電体側に偏ってピークを持つようにすることができる。これにより、Ｔａ等の大きなイオン半径を有する元素は、正の固定電荷として使用して固定ダイポールの源とすることができる。
次に、高誘電体膜（例えば、ＨｆＳｉＯＮ膜）側での、添加元素の電荷面密度について考察する。ｐＭＩＳＦＥＴの閾値調整には、分極量としては０．５Ｖから１．０Ｖ程度が必要なので、必要とされる電荷面密度は、およそ４．０×１０１４ｃｍ−２〜８．０×１０１４ｃｍ−２となる。ここで、この数値は、上記の式から得られる。即ち１．８１×１０−１４×（８×１０１４）×１．３８／２０＝１．０（Ｖ）であることから、最大値８．０×１０１４ｃｍ−２が得られた。高誘電体膜材料の種類に応じて、分極の大きさ、誘電率の大きさに、それぞれ、３割程度の幅があるので、全体で６割程度の幅を考慮して、誘電体膜側で２．４×１０１４ｃｍ−２〜１．３×１０１５ｃｍ−２程度と考えられる。
図８などに代表される、膜厚方向への元素の分布は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）や角度分解のＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）などによりおおよその分布は分かる。しかし、最近では、ＳｉＯ２膜／界面領域／高誘電体膜のロッド状に切り出し、電界蒸発法により、詳細な三次元分布を測定する方法（ａｔｏｍ ｐｒｏｂｅ ｍｅｔｈｏｄ）が開発されている。この方法によれば、界面へ原子が局在する様子など、従来よりも、高い分解能で測定することが可能である。原子を一層ずつ蒸発させる方法を用いていることから、原理的には、原子一層ずつの分布が測定できることになる。分解能としては、原子層オーダーと考えて良い。
以上説明したことをまとめると、高誘電体膜側で、電荷となる物質（つまり大きいイオン半径の元素）による電荷面密度は、２．４×１０１４ｃｍ−２〜１．３×１０１５ｃｍ−２が好ましく、４．０×１０１４ｃｍ−２〜８．０×１０１４ｃｍ−２が更に好ましい。電荷として±１価の物質は、電荷面密度と物質量が一致するが、±２価の物質は、電荷面密度は、物質量の２倍になることに注意が必要である。また、電荷となる物質を複数種類、導入した場合は、それぞれの物質による電荷面密度の合計が上記範囲を満たすことが好ましい。高誘電体膜は、一つの特徴としては、高い誘電率を持つため、電荷も多く必要であるということが挙げられる。界面近傍にＴａＮを一層分構成した場合には、４．０×１０１４程度以上のＴａとＮが必要となる。膜厚として、１．４Å相当のＴａＮ膜を成膜して、その上にＨｆＳｉＯＮ膜を成膜した場合に、この構造が実現できる。
（プラス電荷面密度とマイナス電荷面密度の一致に関して）
また、Ｔａ量とＮ量を考えたとき、これらの値が一致していることが望ましい。それは分極を構成するので、しかも、価数差が両方とも１であるので、面密度も一致していることが望ましいからである。上記の最適範囲は、シフト量が０．５〜１．０Ｖを保障するという条件で決めていた。現実のシフト量を決めるには、チャネルドープのプロファイルなどから、０．０５Ｖ程度であれば、微調整が可能である。よって、最低値の１０％程度の誤差は問題がないと言える。よって、Ｔａ量とＮ量の差が、電荷面密度（＝価数差×面密度）の最小値、すなわち各場合分けのそれぞれの下限値、の１０％以下にとどまることが望ましいことになる。以下でも、同様に、プラス電荷と、マイナス電荷の電荷面密度がよく一致していることが望ましく、その差は、電荷面密度の最低値の１０％程度までに抑えられれば問題がないと言える。
つまり、高誘電体膜側で、電荷となる物質（つまり大きいイオン半径の元素）による電荷面密度は、２．４×１０１４ｃｍ−２〜１．３×１０１５ｃｍ−２が好ましく、４．０×１０１４ｃｍ−２〜８．０×１０１４ｃｍ−２が更に好ましいことが分かっているので、それぞれの下限から、プラス電荷面密度と、マイナス電荷面密度の差としては、それぞれの場合で、２．４×１０１３ｃｍ−２以下、４．０×１０１３ｃｍ−２以下が好ましいことが分かる。つまり、４．０×１０１３ｃｍ−２以下が好ましく、２．４×１０１３ｃｍ−２以下がより好ましいことになる。
以下でも、差の最大値は、電荷面密度の適正範囲の下限値の１０％として決めることとする。
次にＳｉＯ２膜側における、添加元素の分布のピーク位置と、添加物の電荷面密度の最適値について説明する。
既に説明しているように、Ｇｅは中間のイオン半径を持つ元素であるが、ＳｉＯ２膜側に大きく偏ることが第一原理計算から分かっている。また、界面近傍では電子をトラップしてマイナス２価の固定電荷となる。
ＳｉＯ２膜側では、通常の分極の長さは０．６４Å程度と小さい。分極の長さは１割程度の違いが含まれる。つまり、分極の長さは、０．６４±０．０３Åとなる（図９）。図９は、Ｇｅ（或いは、Ｐ、Ａｓなどのイオン半径の小さな元素）が界面に添加された場合における、ＳｉＯ２膜および高誘電体膜の積層膜の膜厚方向の分布を示す図である。Ｇｅのピーク位置は、界面位置およびピーク位置の誤差が±５％として、０．６４±０．０３Åとなる。したがって、ピーク位置の界面からの距離は、ＳｉＯ２膜側に０．６７Å以下となる。実験の誤差を考慮すると、０．６７Åの約２倍である１．４Å未満であると考えられる。
ｐＭＩＳトランジスタの閾値調整には、分極量としては０．５Ｖから１．０Ｖ程度が必要なので、必要とされる電荷面密度は、およそ１．７×１０１４ｃｍ−２〜３．４×１０１４ｃｍ−２となる。ＳｉＯ２膜材料の種類（ＳｉＯ２の作り方、ＳｉＯＮなどのように窒素が導入された場合など）に応じて、分極の長さと誘電率の大きさに、それぞれ１割、合計２割程度の幅があるので、ＳｉＯ２膜側で１．４×１０１４ｃｍ−２〜４．１×１０１４ｃｍ−２程度と考えられる。
以上をまとめると、ＳｉＯ２膜側で、電荷となる物質（つまり、Ｇｅあるいは、小さいイオン半径の元素）による電荷面密度は、１．４×１０１４ｃｍ−２〜４．１×１０１４ｃｍ−２が好ましく、更に、１．７×１０１４ｃｍ−２〜３．４×１０１４ｃｍ−２が好ましい。
これは、電荷面密度なので、Ｇｅのように−２価になる場合は、２×（Ｇｅの面密度）がこの範囲に入ることになる。つまり、（Ｇｅの面密度）は、０．７×１０１４ｃｍ−２〜２．１×１０１４ｃｍ−２が好ましい。更に、０．８５×１０１４ｃｍ−２〜１．７×１０１４ｃｍ−２が更に好ましい。
ここで、プラス電荷とマイナス電荷が入った場合の電荷量の差の最大値を、電荷面密度の適正範囲の下限値の１０％として決めることとする。上記適性範囲の、それぞれの下限から、プラス電荷面密度と、マイナス電荷面密度の差としては、それぞれの場合で、１．４×１０１３ｃｍ−２以下、１．７×１０１３ｃｍ−２以下が好ましいことが分かる。つまり、１．７×１０１３ｃｍ−２以下が好ましく、１．４×１０１３ｃｍ−２以下がより好ましいことになる。
電荷として±１価の物質は、電荷面密度と物質量が一致するが、±２価の物質は、電荷面密度は、物質量の２倍になることに注意が必要である。また、電荷となる物質を複数種類、導入した場合は、それぞれの物質による電荷面密度の合計が上記範囲を満たすことが好ましい。
（高誘電体膜側の電荷と、ＳｉＯ２膜側の電荷により分極を生成する場合）
また、高誘電体膜側の電荷と、ＳｉＯ２膜側の電荷により分極を生成する場合は、両者の和の形になる。高誘電体膜側では、分極の大きさは１．３８Å程度であり、誘電率はおよそ２０前後である。ＳｉＯ２膜側では、通常の分極の大きさは０．６４Å程度と小さい。誘電率もおよそ４前後である。ｐチャネルＭＩＳＦＥＴの閾値調整には、分極量としては０．５Ｖから１．０Ｖ程度が必要なので、必要とされる電荷面密度は、およそ１．２×１０１４ｃｍ−２〜２．４×１０１４ｃｍ−２となる。高誘電体膜材料に依存して、誘電率が３割程度変化し得ること、ＳｉＯ２膜材料の種類（ＳｉＯ２膜の作り方、ＳｉＯＮなどのように窒素が導入された場合など）に応じて、誘電率の大きさに、２割程度の幅があることから、高誘電体膜側、ＳｉＯ２膜側の両側で、電荷量が同等であり、かつ１．０×１０１４ｃｍ−２〜３．０×１０１４ｃｍ−２程度と考えられる。
以上をまとめると、高誘電体膜とＳｉＯ２膜との界面の両側で、それぞれ電荷となる物質（つまり高誘電体膜側では大きなイオン半径の元素、ＳｉＯ２膜側では、Ｇｅあるいは小さいイオン半径の元素）による電荷面密度は、高誘電体膜側、ＳｉＯ２膜側でよく一致（電荷補償）しており、１．０×１０１４ｃｍ−２〜３．０×１０１４ｃｍ−２が好ましい。更に、１．２×１０１４ｃｍ−２〜２．４×１０１４ｃｍ−２が更に好ましい。ここで、プラス電荷とマイナス電荷が入った場合の電荷量の差の最大値を、電荷面密度の適正範囲の下限値の１０％として決めることとする。上記適性範囲の、それぞれの下限から、プラス電荷面密度と、マイナス電荷面密度の差としては、それぞれの場合で、１．０×１０１３ｃｍ−２以下、１．２×１０１３ｃｍ−２以下が好ましいことが分かる。つまり、１．２×１０１３ｃｍ−２以下が好ましく、１．０×１０１３ｃｍ−２以下がより好ましいことになる。
なお、ｎチャネルＭＩＳＦＥＴの閾値調整には、分極量としては０．３Ｖ程度で十分なので、上記、様々なｐチャネルＭＩＳＦＥＴを構成した場合の、最適値の３割程度の電荷量でよい。
（固定電荷による分極の形成パターン）
次に、固定電荷による分極の形成パターンについて、ｐＭＩＳＦＥＴの場合を図１０（ａ）乃至図１０（ｃ）を参照して説明する。固定分極を界面に作るには、プラス電荷の起源として、
１）酸素欠陥を多量に供給する（図１０（ａ））
２）界面で安定でありかつ酸素と置換して安定なフッ素を用いる（図１０（ｂ））又は
３）高価数物質を導入する（図１０（ｃ））
という方法が考えられる。
これに対して、マイナス電荷の起源として、
Ｇｅを導入する（ＳｉＯ２膜側に偏り、界面近傍で電子をトラップする）（図１０（ａ）、１０（ｂ）、１０（ｃ））
という方法が考えられる。
このように、図１０（ａ）から図１０（ｃ）に示すパターンにより、ｐＭＩＳＦＥＴにおいて、チャネル側にマイナス電荷があり、電極側にプラス電荷があるような固定分極を作ることが出来る。この固定分極を用いることで、電極の実効仕事関数を深く（大きく）することが出来る。実効仕事関数としては、５．０ｅＶ前後にすることが可能であり、ｐＭＩＳの閾値を小さくすることが可能となる。
次に、固定電荷による、分極の作成パターンについて、ｎＭＩＳＦＥＴの場合も同様に考えることが出来る。固定分極を界面に作るには、プラス電荷の起源として、界面の酸素欠陥、界面のフッ素、高価数物質が考えられる。これに対して、マイナス電荷の起源として、界面窒素、低価数物質が考えられる。ｎＭＩＳＦＥＴにおいて、チャネル側にプラス電荷があり、電極側にマイナス電荷があるような固定分極を作ることで、電極の実効仕事関数を浅く（小さく）することが出来る。実効仕事関数としては、４．１ｅＶ前後にすることが可能であり、ｎＭＩＳの閾値を小さくすることが可能となる。
（薄膜成長モード）
本発明の一実施形態では、ＳｉＯ２膜と高誘電体膜との界面にＧｅ、Ｇｅ酸化物（ＧｅＯｘ）、金属ジャーマナイド（ＴａＧｅなど）を堆積することにより、ＳｉＯ２膜と高誘電体膜の界面近傍に固定分極を人工的に導入している。基板上への物質の堆積の過程は、おおよそ以下の３つの形式に分類されることが知られている。分類Ａ：三次元核生成（Ｖｏｌｍｅｒ−Ｗｅｖｅｒ型）、分類Ｂ：単層成長（Ｆｒａｎｋ−ｖａｎ ｄｅｒ Ｍｅｒｗｅ型）、分類Ｃ：単層上核生成（Ｓｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｖ型）である。
分類Ａは、ＳｉＯ２膜上に金属（或いは金属酸化物、金属ジャーマナイド）が凝集して核をなし、蒸着源から飛来したが、その核に集まり、３次元的に成長する過程である。多くの薄膜形成は、この型で起こるとされている。島成長するパターンである。例えば、金属ＬａをＳｉＯ２膜上に蒸着させた場合は、核が３次元的に成長すると考えられる。本発明の一実施形態にて用いられる、Ｇｅ（或いはＧｅ酸化物、金属ジャーマナイドでの同様）の蒸着では、おおよそ、この成長パターンと考えられる。
分類Ｂは、ＳｉＯ２膜と金属（或いは金属酸化物、金属ジャーマナイド）の相互作用が強い場合に起こり易い型である。二次元の相が一層ずつ重なって、薄膜が形成されることになる、膜成長するパターンである。酸化剤を使った金属酸化物の原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などがこれにあたる。現在、Ａｌ２Ｏ３などの原子層成長が実現している。本発明の一実施形態で用いられる、金属酸化物の成長は、将来的には、この原子層成長のパターンが可能になると考えられる。
分類Ｃは、ＳｉＯ２膜と金属（或いは金属酸化物、金属ジャーマナイド）の相互作用が強く、かつ金属同士の相互作用も強い場合に起こる型である。まず、分類Ｂと同じように原子層レベルの薄膜が形成され、その上に金属同士の相互作用により三次元核が生成する。極めて限られた場合と言える。膜成長の上に島成長をするパターンである。
どの成長モードであるかは、ＳｉＯ２膜上に実際に金属（或いは金属酸化物、金属ジャーマナイド）を堆積して、堆積量を変化させたものを電子顕微鏡やＳＴＭなどで観察すれば、分かる。ＳｉＯ２膜上では、金属同士（或いは金属酸化膜同士、金属ジャーマナイド同士）が大きな相互作用を持つので、核を形成するモード（分類Ａ）が主要なモードである。将来的には、多くの金属酸化物の原子層成長が実現すると考えられる。
なお、Ｇｅを含む物質の堆積方法としてスパッターを用いると、ＳｉＯ２層側に打ち込むことができ、より容易に本願の構造を実現できる。
次に、本発明の実施例として、電界効果トランジスタの製造方法と構造を説明する。
次に、本発明の第１の実施例によるｐＭＩＳＦＥＴを、図１１（ａ）乃至図１２（d）を参照して説明する。図１１は、第１の実施例のｐＭＩＳＦＥＴの概略の製造方法を説明する模式図である。
本実施例によるｐＭＩＳＦＥＴは、ｎ型シリコン基板２に形成されており、以下の工程によって形成される。このｐＭＩＳＦＥＴは、シリコン基板２、ＳｉＯ２膜４、高誘電体膜８の積層構造を有している。
まず、図１１（ａ）に示すように、シリコン基板２上にＳｉＯ２膜４を形成し、このＳｉＯ２膜４上にＧｅ、Ｇｅ酸化物、または金属ジャーマナイド６を堆積する。このとき、島成長となっていた。続いて、図１１（ｂ）に示すように、Ｇｅ、Ｇｅ酸化物、または金属ジャーマナイドの堆積物６上に、高誘電体膜８を堆積する。その後、図１１（ｃ）に示すように、堆積物６をＳｉＯ２膜４または高誘電体膜８に拡散させる。すると、ＳｉＯ２膜４と高誘電体膜８との間の界面領域７にＧｅ、Ｇｅ酸化物、または金属ジャーマナイドが拡散される。尚、界面領域７の中心線を界面７aとして示す。既に記しているように、Ｇｅ原子は、ＳｉＯ２膜４側で安定であることが、我々の第一原理計算から分かっている。なお、図１１（ｂ）に示す高誘電体膜８の成膜中にも堆積物６がＳｉＯ２膜４または高誘電体膜８に拡散すると考えられる。また、図１１（ａ）に示す堆積物６を堆積した後に、高誘電体膜８を成膜する前に、この堆積物６をＳｉＯ２膜４に拡散させる工程を行ってもよい。
本実施例で用いた高誘電体膜は、ＨｆＳｉＯＮ膜である。このＨｆＳｉＯＮ膜は、ＨｆＳｉＯ膜をＣＶＤ法（ここでは２６０℃）により成膜した後に、室温（２０℃）にてプラズマ窒化を３０秒間行うことで、ＨｆＳｉＯ膜の表面側から窒化することで作成している。ここで、Ｓｉ量／（Ｈｆ量＋Ｓｉ量）＝０．２５、Ｎ量／（Ｏ量＋Ｎ量）＝０．２、となるように、上記のように温度と時間を調整している。但し、Ｓｉ量やＮ量に関しては、本実施例の本質ではなく、一例に過ぎないので、従来からの高誘電体膜を、そのまま使えば良い。従来用いている工程に、少しの工程を加えることで、低閾値を持ったＭＩＳデバイスを提供することが、本実施例の目的である。
高誘電体膜に関しては、Ｈｆ、Ｚｒ、Ｔｉの酸化膜（ＨｆＯ２、ＺｒＯ２、ＴｉＯ２）、これらのシリケート膜（ＨｆＳｉＯ、ＺｒＳｉＯ、ＴｉＳｉＯ）、窒化膜（ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＴｉＳｉＯＮ）などを用いることが可能でる。また、これらの積層膜（ＨｆＯＮ／ＨｆＳｉＯＮ／ＴｉＯＮ膜など）も用いることができる。また、（Ｈｆ、Ｚｒ）Ｏ２混晶膜や、その窒化膜（Ｈｆ、Ｚｒ）ＯＮ、或いはそのシリケートＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮは、アモルファス状態が高温（例えば、１０５０℃のＮ２中アニールなど）でも維持されるので、これらの膜を用いれば有効である。更に、ペロブスカイト構造（ＳｒＴｉＯ３、ＳｒＺｒＯ３、ＳｒＨｆＯ３など）やパイロクロア構造（Ｌａ２Ｚｒ２Ｏ７、Ｌａ２Ｈｆ２Ｏ７、Ｙ２Ｚｒ２Ｏ７、Ｙ２Ｈｆ２Ｏ７など）の酸化物、酸窒化物なども、有望である。ここでは、ＩＶ価の元素Ｈｆ、Ｚｒ、Ｔｉを高誘電体の構成元素として選択している。これは、酸化膜が、熱的に安定であり、かつ、高い誘電率を有する、という重要な特性を有しているためである。本実施例では、ＳｉＯ２膜と高誘電体膜との界面において、添加物が偏った分布を持つことで、固定分極が発現することが、本質である。その意味では、Ｈｆ、Ｚｒ、Ｔｉが、イオン半径の大きな元素であることも重要な意味を持っている。また、Ｓｉと同じ４価の物質を考えていることには、意味がある。添加物の価数が２価、３価、５価、６価の場合を考えた場合、偏る位置、即ち、ＳｉＯ２膜側に偏るか、或いは高誘電体膜側に偏るかによって電荷分布を制御することが可能となる。また、Ｇｅも４価であるが、ＳｉＯ２膜／高誘電体膜界面のＳｉＯ２膜側界面近傍において、電子トラップの深い準位を作るという計算結果も重要である。４価同士の置換なので、バルクでは、通常は余分な電荷が発生しないが、ＳｉＯ２膜側界面近傍においてのみマイナス電荷が出来る。
次に、本実施例のｐＭＩＳＦＥＴの製造方法の詳細について図１２（ａ）乃至図１２（ｄ）及び図１３を参照して説明する。
図１２（ａ）に示すように、ｎ型シリコン基板２上に、熱酸化により膜厚が０．５ｎｍのＳｉＯ２膜４を形成する。以下の実施例でも、特に断りがなければ、シリコン基板２上のＳｉＯ２膜４は、ここで示した０．５ｎｍの膜厚を有する熱酸化膜とする。ＳｉＯ２膜４上に、第１金属酸化物として膜厚０．３ｎｍ相当のＧｅＯ２膜６ａを成膜する。その後、Ａｒと窒素との混合ガス雰囲気中で、６００℃、１０秒間のアニール処理を施す。この段階で、ＧｅがＳｉＯ２膜４に拡散する（図１２（ｂ））。
続いて、図１２（ｃ）に示すように、第２金属酸化物として膜厚が０．３ｎｍ相当のＴａ２Ｏ５膜６ｂと、高誘電体膜となる膜厚が２ｎｍのＨｆＳｉＯ膜との積層構造を作成する。その後、室温にてＨｆＳｉＯ膜をプラズマ窒化によりＨｆＳｉＯＮ膜８に変える。このＨｆＳｉＯＮ膜８は、誘電率がおよそ２０、膜厚が２ｎｍであって酸化膜換算膜厚ＥＯＴにして０．４ｎｍである。以下の実施例でも、特に断りが無い限り、高誘電体膜８として、ＨｆＳｉＯＮ膜を用いる。
その後、図１２（ｄ）に示すように、窒素／酸素／Ａｒの混合ガス雰囲気中で、１０５０℃、５秒間のアニール処理を施し、ＳｉＯ２膜４と、ＨｆＳｉＯＮ膜８との間に、図１１（ｃ）で示した界面領域７が形成される。この界面領域７は、ＳｉＯ２膜４とＨｆＳｉＯＮ膜８との界面７aを含む領域である。このアニール処理における混合ガス雰囲気中の酸素量には、大きな依存性はなく、Ｏ２量／（Ｎ２＋Ｏ２＋Ａｒ）量が０．１％〜５％まで、ｐＭＩＳＦＥＴの閾値電圧のシフト特性に変化がないことが、本実施例のｐＭＩＳＦＥＴを作成した後のテスト結果から分かった。但し、酸素量が０．１％未満では、ＨｆＳｉＯＮ膜の信頼性が劣化していた。具体的には、ゲート電極に電圧を加えて時間変化を見ると、閾値が大きく変動した。つまり、０．１％以上の酸素を含む混合ガス雰囲気でのアニールを行った場合は、閾値電圧のシフト量は、１０時間で１０ｍＶ以下であった。しかし、酸素を含まない混合ガス雰囲気中でアニールを行うか、或いは、０．１％未満の低酸素量の混合ガス雰囲気中でアニールを行った場合では、閾値電圧のシフト量は１００ｍＶを越えることが観測された。
次に、図１３に示すように、ＴｉＮと、Ｗとの積層構造のゲート電極１０を堆積し、その後、リソグラフィー技術を用いて、ゲート電極１０、ＨｆＳｉＯＮ膜８、界面領域７、ＳｉＯ２膜４をパターニングし、ゲートを形成する。そして、このゲートをマスクとしてｐ型不純物をシリコン基板２に導入し、ｐ型のソース領域１２ａおよびドレイン領域１２ｂを形成し、ｐＭＩＳＦＥＴを形成する。なお、本実施例においては、ゲート電極１０として、コンタクトを取ることを想定して、加工性に優れるＷを選択したが、導電性ポリシリコンなども用いてもよい。
このようにして形成したｐＭＩＳＦＥＴにおける、膜厚方向のゲルマニウムとタンタルの分布を調べた。その結果、Ｇｅが界面のＳｉＯ２膜４中に多く拡散しており、マイナスの電荷となっている。ＳＩＭＳによる測定結果によると、Ｇｅの分布は、ＳｉＯ２膜４中の界面付近、すなわち界面からおよそ０．６４Åの位置にピークを有し、面密度は、およそ０．７５×１０１４ｃｍ−２であった。また、Ｔａは、高誘電体膜（ＨｆＳｉＯＮ）８の界面側に拡散しており、プラス電荷となっている。ＳＩＭＳによる測定結果による、Ｔａの分布は、ＨｆＳｉＯＮ膜中の界面付近、すなわち界面からおよそ１．４Åの位置にピークを有し、面密度は、およそ１．５×１０１４ｃｍ−２であった。つまり、この時、Ｇｅ量の２倍の面密度となっている。これは、Ｇｅが電子をトラップして−２価となっており、Ｔａが＋１価であるので、ＴａがＧｅの２倍量必要であることによる。
つまり、本実施例においては、図１２（ｅ）に示すように、ＳｉＯ２膜と高誘電体膜との積層構造において、ＳｉＯ２膜４側にマイナス電荷が生じ、高誘電体膜８側にプラスの電荷が生じていることになる。これらの固定電荷による固定分極は、フラットバンド電圧を、約６５０ｍＶ変化させており、ゲート電極の実効仕事関数にして、５．０７ｅＶであった。ここで、Ｇｅ、Ｔａの電荷の面密度がよく一致しているという特徴が見られた。ＧｅはＳｉＯ２膜側で、ＴａはＨｆＳｉＯＮ膜側で電荷となっている。これに対して、ＧｅはＨｆＳｉＯＮ膜側、ＴａはＳｉＯ２膜側では電荷としてではなく、自身の酸化物として存在する傾向が見られる。つまり、ＧｅはＨｆＳｉＯＮ膜側でＧｅＯ２として存在し、ＴａはＳｉＯ２膜側ではＴａ２Ｏ５として存在する。この特性により、余ったＧｅ、および金属Ｔａが電荷ではない状態になり、電荷の補償を起こしたものと考えられる。その結果、Ｇｅ、Ｔａの電荷の面密度が一致したと考えられる。
このように、電荷の補償があるので、界面での孤立した電荷（補償されていない電荷）は非常に少量である。その様子は、例えば、ＨｆＳｉＯＮ膜の膜厚を変化させることで、フラットバンド電圧がどのように変化するかを観測すれば簡単に分かる。フラットバンド電圧のシフト量が膜厚に依存して、傾きを持つと、その傾きが補償されていない電荷量と考えられるからである。
本実施例においては、Ｇｅが界面のＳｉＯ２膜４側に多く拡散しており、マイナスの電荷となり、Ｔａが高誘電体膜８側に拡散して、プラス電荷となっている点が重要である。膜厚方向にチャネル側にマイナス、電極側にプラスという方向性を持ち、界面をまたいで、分布している。電荷量が多く、しかも、界面をまたいでいることで、距離も大きいために、大きな固定分極が構成されるからである。そのため、添加物量は少量で済むというメリットもある。特に、ＳｉＯ２膜側に固定電荷を形成する添加物が入り込む場合（本実施例ではＧｅ）には、チャネル近傍での電荷は、出来る限り少ない方が良い。その点でも、添加物量を少なくできる、この構成は有効である。
次に、実施例１の変形例１について説明する。
（変形例１）
変形例１として、実施例１のｐＭＩＳＦＥＴの製造プロセスにおいて、ＧｅＯ２膜６ａを成膜した後に行う、Ａｒと窒素との混ガス雰囲気中における６００℃、１０秒間のアニール処理を省略している。すなわち、シリコン基板２上に、熱酸化により膜厚が０．５ｎｍのＳｉＯ２膜４を形成する。その後、ＳｉＯ２膜４上に、第１金属酸化物として膜厚０．３ｎｍ相当のＧｅＯ２膜６ａを成膜する。続いて、第２金属酸化物として膜厚が０．３ｎｍ相当のＴａ２Ｏ５膜６ｂと、高誘電体膜となる膜厚が２ｎｍのＨｆＳｉＯ膜との積層構造を作成する。その後、室温にてＨｆＳｉＯ膜をプラズマ窒化によりＨｆＳｉＯＮ膜８に変える。その後、窒素／酸素／Ａｒの混合ガス雰囲気中で、１０５０℃、５秒間のアニール処理を施す。
この変形例１においては、熱工程によって、Ｇｅは、ほぼ界面のＳｉＯ２膜４側にのみ拡散するので、ＳｉＯ２膜４側に十分な量のＧｅ（即ちマイナス電荷）を確保することが出来る。Ｇｅは中間的なイオン半径を持った元素でありながら、ＳｉＯ２膜４側で極端に安定化している。
例えば、Ａｌなどの中間的なイオン半径を持った元素は、界面において、両側に拡散することが分かっているが、Ｇｅだけは、例外であり、ほぼＳｉＯ２膜４側に局在する。ＡｌはＳｉＯ２膜４側でマイナス電荷となり、ｐＭＩＳ向けに閾値調整に用いることが出来るが、Ａｌは、高誘電体膜（ＨｆＳｉＯＮ）側にも入り込む傾向が見られる。Ａｌは、本来ＳｉＯ２膜側に偏らせたかったが、ＨｆＳｉＯＮ側に入り込んでしまうため、Ａｌ量が不十分になってしまう。ＨｆＳｉＯＮ膜中のアルミ二ウムは、多くが、Ａｌ２Ｏ３として存在して、アルミネートと言われる状態になるので、電荷としては、大きな作用はしないが、一部は、マイナス電荷となり、目標としている、固定分極を打ち消す向きの固定分極になっている。Ａｌの場合、トータルとしては、マイナス電荷がＳｉＯ２膜４側に偏って分布することになるが、そのマイナス電荷量は、不十分である。それに対し、Ｇｅであれば、十分な量のマイナス電荷を界面に偏在させることが可能である。
大きなイオン半径のＴａは、高誘電体膜中を拡散し難いので、変形例１においては、Ｔａは、高誘電体膜８側に偏在する。変形例１のｐＭＩＳＦＥＴにおける固定電荷による固定分極は、フラットバンドを、約６５０ｍＶ変化させていた。ここで、ＳｉＯ２膜４側のＧｅ、ＨｆＳｉＯＮ膜８側のＴａの面密度は、それぞれ、およそ０．７５×１０１４ｃｍ−２、１．５×１０１４ｃｍ−２であり、面密度としては十分であり、実施例１とよく一致している。つまり、Ｇｅ、Ｔａの添加では、局在する側が明確に分かっているため、熱処理と成膜の順番は、重要ではないことが分かる。
しかし、Ｇｅの替わりに、Ａｌを添加する場合では、Ａｌは界面の両側に分布し得るので、この順番が重要である。また、Ａｌでは、ＳｉＯ２膜４側でＳｉを置換した場合、マイナス電荷となるので、チャネル近傍にＡｌが分布した場合、移動度劣化が起こっている。それに対し、ＧｅはＳｉを置換しただけでは、マイナス電荷とならず、膜中では、電子をトラップする必要がないので、移動度劣化を引き起こさない。
大きなイオン半径の元素（ここではＴａ）は、高誘電体膜中を拡散し難いので、初期段階での挿入位置が、固定分極量に大きな影響を及ぼす。ＨｆＳｉＯＮ膜の上にＴａ２Ｏ５膜を形成し、即ち、Ｓｉ基板２／ＳｉＯ２膜４／ＨｆＳｉＯＮ膜８／Ｔａ２Ｏ５膜という構造を形成し、この構造からＴａを拡散させるとすると、ＴａはＨｆＴａＯＮという形でＨｆＳｉＯＮ膜に取り込まれ、安定化する傾向がある。そのため、ＳｉＯ２膜４とＨｆＳｉＯＮ膜８との界面まで十分なＴａが到達しない可能性が高い。つまり、Ｔａ２Ｏ５膜、或いはＴａ膜をＨｆＳｉＯＮ膜８の上に成膜して、拡散させても、十分な固定分極を得るのは困難である。
また、ＧｅＯ２膜と、Ｔａ２Ｏ５膜との積層構造をＨｆＳｉＯＮ膜８とゲート電極１０との間に成膜して、拡散させた場合、ＳｉＯ２膜４側のＧｅ、ＨｆＳｉＯＮ８側のＴａの面密度は、およそ０．５×１０１４ｃｍ−２であり、量としては不十分であるため、２００ｍＶの固定分極となった。更に、ＧｅはＨｆＳｉＯＮ中に分布せざるを得ず、その過程で膜を大きく劣化させ、特にリークが大きくなってしまう。例えば、Ｇｅと酸素欠陥の複合体を形成したり、ＧｅＯとして膜から揮発したりする。また、ＴａはＨｆＳｉＯＮ膜８の全体に取り込まれるので、一様にＴａ＋が分布することになり、Ｇｅにマイナスを押し付ける膜形成も発生する。これは、ＨｆＳｉＯＮ膜８中で、ＴａとＧｅがペアで取り込まれたためと考えることもできる。つまり、シフトに十分な量のＧｅおよびＴａがＳｉＯ２膜４と／ＨｆＳｉＯＮ膜との界面まで到達できない。
また、Ｓｉ基板上にＳｉＧｅをエピ成長させ、その上にＳｉキャップをした基板上に、同様にＳｉＯ２熱酸化膜、ＨｆＳｉＯ２膜を形成した。この時、ＧｅがＳｉＯ２膜とＨｆＳｉＯＮ膜の界面に達し、閾値のシフトが起こっていたが、Ｓｉ基板とＳｉＯ２膜の間の界面準位が多量に発生しており、トランジスタ動作をさせることが困難であった。
つまり、ＧｅをＳｉＯ２膜とＨｆＳｉＯＮ膜の界面に導入するには、初期段階からＳｉＯ２膜とＨｆＳｉＯＮ膜の界面に導入することが必須である。
（比較例１）
比較例１として、実施例１のＳｉＯ２膜４とＨｆＳｉＯ膜８との積層構造の製造プロセスにおいて、ＧｅＯ２膜６ａおよびＴａ２Ｏ５膜６ｂを共に挿入していない場合のｐＭＩＳＦＥＴを形成する（図なし）。この時、界面での固定分極は生じないと考えられ、実効仕事関数が、４．５ｅＶ程度になるため、閾値が大きなものになってしまい、このままでは使えないことになる。
（変形例２）
変形例２として、実施例１のＳｉＯ２膜４とＨｆＳｉＯＮ膜８との積層構造の製造プロセスにおいて、Ｔａ２Ｏ５膜６ｂを挿入せず、膜厚が０．３ｎｍのＧｅＯ２膜６ａのみ挿入してｐＭＩＳＦＥＴを形成する。実施例１と同様に、Ａｒと窒素との混ガス雰囲気中で６００℃、１０秒間のアニール処理を行った後に、ＨｆＳｉＯＮ膜を作成し、その後、Ａｒと窒素との混ガス雰囲気中で１０５０℃、５秒間のアニール処理を施した。Ｇｅは、ＳｉＯ２膜４側に偏在し、界面で生じる固定分極は、フラットバンド電圧を、およそ５００ｍＶ変化させている。ここで、ＳｉＯ２膜側のＧｅの面密度は、およそ０．７×１０１４ｃｍ−２であり、およそ５００ｍＶの固定分極を発現している。図１４に、閾値が移動しているＣＶカーブを示す。図１４（ａ）の縦軸は、Ｃ（電気容量）／Ｃｏ（ここで、Ｃｏは、ゲート電圧が−３Ｖにおける電気容量）、横軸は、Ｖ（ゲート電圧）を示している。ここで、電気容量及びゲート電圧は、基板とゲート電極の間の容量及び電圧である。図１４（ａ）からわかるように、ＳｉＯ２膜４とＨｆＳｉＯ膜８との間にＧｅＯ２膜６ａを挿入すると、ＧｅＯ２膜６ａを挿入しない場合と比べて、ＣＶカーブがおよそ５００ｍＶ、ＣＶカーブの形状は変わらずに、右側にシフトしていることがわかる。尚、更にＧｅを増やすことで、更に大きな閾値調整も出来る。実施例１のＴａは、界面にＧｅを引き付ける役目を果たしていたが、変形例２では、その役目を果たすのが酸素欠陥ということになる。酸素欠陥はＧｅに電子を渡して、Ｇｅとペアを組むことにより安定化するため、図１４（ｂ）に示すように、界面でＧｅがマイナス電荷となり、酸素欠陥がプラス電荷となる。その結果、十分な大きさの固定分極が発現している。
（変形例３）
実施例１の変形例３として、実施例１のＳｉＯ２膜４とＨｆＳｉＯ膜８との積層構造の製造プロセスにおいて、Ｔａ２Ｏ５膜６ｂを挿入しないで膜厚が０．３ｎｍのＧｅＯ２膜６ａのみを挿入した場合のｐＭＩＳＦＥＴを形成する。ＳｉＯ２膜４／ＧｅＯ２膜６ａ／ＨｆＳｉＯＮ膜８の積層構造を形成する前に、チャネルにフッ素イオンをイオン打ち込んだ。このとき、Ｆの打ち込み面密度を１×１０１５ｃｍ−２、打ち込エネルギー１０ｋｅＶとした。以下、特に断りがなければ、Ｆイオンの打ち込みはこの条件にて行う。
この変形例３においては、Ｓｉ基板２上に１ｎｍの犠牲膜となるＳｉＯ２膜を作成して、フッ素イオン打ち込みを行い、その後、犠牲膜を一旦剥離する。その後、ＳｉＯ２膜４／ＧｅＯ２膜６ａ／ＨｆＳｉＯＮ膜８と順次、形成した。この形成工程において、ＧｅＯ２膜６ａを形成した後、実施例１と同様に、Ａｒと窒素との混合ガス雰囲気中で、６００℃、１０秒間のアニール処理を行ない、その後、ＨｆＳｉＯＮ膜８を形成し、その後、Ａｒと窒素との混合ガス雰囲気中で、１０５０℃、５秒間のアニール処理を施した。
この変形例３のｐＭＩＳＦＥＴにおいては、界面で生じる固定分極は、フラットバンド電圧を約７００ｍＶ変化させることが出来る十分なものであった。この変形例３においては、窒素とＡｒの混合ガス雰囲気中で１０５０℃、５秒間のアニール処理により、チャネル中のフッ素イオンの多くの部分を、ＳｉＯ２膜４とＨｆＳｉＯ膜８との界面に集中させることが可能となる。
また、変形例３においては、ＧｅをＳｉＯ２膜４に拡散するために用いたアニール処理は、６００℃の低温であるので、この時は、フッ素は絶縁膜中には拡散せず、フッ素の多くはチャネル中に残留している。その後、ＨｆＳｉＯＮ膜８を成膜した後に施した、高温の熱処理（１０５０℃）では、チャネル中からほぼ全てのフッ素が外方拡散して、ゲート絶縁膜４、８中に拡散する。Ｇｅが拡散したＳｉＯ２膜４とＨｆＳｉＯ膜８との界面において、フッ素は非常に安定であるので、酸素と置換され、固定される。この時、置換されたフッ素は、酸素に比較して、マイナス電荷が１つ小さいので、実効的にプラスの固定電荷となる。これにより、酸素欠陥が足りなくても、プラス電荷が確保できることになる。Ｇｅによるマイナス電荷は、ＳｉＯ２膜４側に集中しているので、大きな固定分極が発現している。従来、フッ素の拡散を使って、閾値電圧を制御する場合、低温熱処理のみを用いて、チャネルが埋め込みチャネル的な描像となるようにしている。この場合、あまり多くのフッ素を導入するとチャネルが荒れてしまうので、あまり大きなフラットバンド電圧のシフトは望めない。従来は、大きくても２００ｍＶ程度のシフト量である。
この変形例３では、ＧｅをＳｉＯ２膜４側に偏析させ、かつ界面にフッ素を偏析させることにより、７００ｍＶのシフトを実現している。ここで、ＳｉＯ２膜４側のＧｅの面密度は、およそ１．２×１０１４ｃｍ−２であり、十分な大きさである。ピーク位置は、およそ界面から０．６５Åの位置であり、かなり急峻なピークであった。また、界面におけるフッ素の量も、Ｇｅの２倍であり、およそ２．４×１０１４ｃｍ−２である。Ｇｅ量の２倍とフッ素量とが値が一致していることも、この構成、すなわちＧｅとＦによる固定分極がＳｉＯ２膜４とＨｆＳｉＯＮ膜８との界面に存在する構成の特徴である。ここで、フッ素の膜厚方向の分布をＳＩＭＳで測定すると、ＳｉＯ２膜４とＨｆＳｉＯＮ膜８との界面において、急峻なピークを形成している。この位置が、即ち界面位置である。この界面以外では、フッ素は、外方拡散を起こし、外部へ放出されてしまう。Ｇｅの位置、Ｆの位置を、既に説明したアトムプローブを用いて３次元分布を測定した。この測定結果によれば、界面からＳｉＯ２膜４側にＧｅのピークがあり、界面位置にＦのピークがある。すなわち、Ｇｅのピーク位置は、Ｆのピーク位置よりも、Ｓｉ基板側にあり、ＳｉＯ２膜中に存在している。ピーク間隔は０．６４Åであり、Ｆのピークである界面位置から丁度一層分だけＳｉＯ２膜４側にＧｅが分布している。
ここで示した、界面にＦを導入するプロセスでは、特にＳｉＯ２膜と高誘電体膜との界面での酸素欠陥はＦにて埋められている。その結果、電圧の長時間印加特性（ＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ））は大きく改善する。また、特に酸素欠陥はＦにて埋められるので、酸素中アニールも必要が無くなる。Ｆが導入されていない場合、酸素アニールなしでは、１０時間後に、１０ｍＶ程度の小さな閾値のシフトが起こっていた。しかし、Ｆが導入された場合は、酸素アニールなしでも、３日後でも、殆どシフトが観測されなかった。
本発明の実施例２にかかるＣＭＩＳＦＥＴについて説明する。
詳細は省くが、ｎＭＩＳＦＥＴには従来から用いられているＬａ添加による閾値調整法を用いて形成し、ｐＭＩＳＦＥＴには、本発明の実施例１で説明した構造を形成することで、低閾値電圧を有するＣＭＩＳデバイスが作成可能である。このように、一部は、従来の構成を採用し、一部は本発明の実施例１の構成を採用することで、非常に簡単にＣＭＩＳデバイスを作成することができる。
或いは、ｎＭＩＳＦＥＴには、ＡｓをＳｉＯ２膜側に分布させ、界面Ｎとの間で固定分極を形成してもよい。以下、そのプロセスを簡単に示す。
図１５は、第２実施例のＣＭＩＳＦＥＴの製造方法を説明する模式図である。まず、図１５（ａ）に示すように、シリコン基板１を用意し、このシリコン基板１にｐＭＩＳＦＥＴを形成するための第１素子領域およびｎＭＩＳＦＥＴを形成するための第２素子領域を形成する。第１および第２素子領域は、素子分離領域２０によって絶縁されている半導体領域である。半導体領域は半導体基板（本実施例ではシリコン基板１）の一部の領域であってもよいし、半導体基板に形成されたｎウェル領域３Ａおよびｐウェル領域３Ｂであってもよい。
続いて、第１の実施例と同様に、ＳｉＯ２膜４をシリコン基板１の全面に成膜する。ｐＭＩＳＦＥＴの形成領域３Ａをレジスト（図示せず）で覆う。ｎＭＩＳＦＥＴの形成領域３ＢのＳｉＯ２膜４の表面４ｂを室温プラズマ窒化にて、窒化する。上記レジストを除去して、シリコン基板１の全面に、膜厚０．２ｎｍのＡｓ２Ｏ５膜６ｃと、膜厚が０．３ｎｍのＧｅＯ２膜６ａを挿入してｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴを形成する。次に、図１５（ｂ）に示すように、Ａｒと窒素との混ガス雰囲気中で６００℃、１０秒間のアニール処理を行った後に、ＨｆＳｉＯＮ膜８を作成し、その後、Ａｒと窒素との混ガス雰囲気中で１０５０℃、５秒間のアニール処理を施した。その後、図１５（ｃ）に示すように、ゲート電極１０を形成し、ゲート電極１０、ＨｆＳｉＯＮ膜８、ＳｉＯ２膜４をパターニングし、不純物をｎウェル３Ａ及びｐウェル３Ｂにそれぞれ導入し、ソース領域１２ａ、２２ａおよびドレイン領域１２ｂ，２２ｂを形成し、ＣＭＩＳＦＥＴを形成する。
図１５（ｂ）に示すように、ｐＭＩＳＦＥＴにおいて、Ｇｅは、ＳｉＯ２膜４側に偏在し、界面で生じる固定分極（マイナス電荷を持ち、かつＳｉＯ２中に偏在するＧｅと、プラス電荷を持ち、かつ界面に位置する酸素欠陥とからなる固定分極）は、フラットバンド電圧を、７００ｍＶ変化させている。ここで、ＳｉＯ２膜側のＧｅの面密度は、およそ１．２×１０１４ｃｍ−２であり、Ｇｅのみの電荷量としては十分であり、７００ｍＶの固定分極を発現している。これにより低閾値のｐＭＩＳＦＥＴが出来る。
図１５（ｂ）に示すように、ｎＭＩＳＦＥＴにおいて、Ａｓは、ＳｉＯ２膜４側に偏在し、界面で生じる固定分極（マイナス電荷を持ち、かつ界面に位置するＮと、プラス電荷を持ち、かつＳｉＯ２中に偏在するＡｓにとからなる固定分極）は、フラットバンド電圧を、２００ｍＶ変化させている。ここで、ＳｉＯ２膜側のＡｓの面密度は、およそ０．７×１０１４ｃｍ−２であり、Ａｓのみの電荷量としては十分である。この時、Ａｓは、界面のＮとｎＭＩＳ向きの固定分極を発現している。これにより低閾値のｎＭＩＳＦＥＴが出来る。
この時、ｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴともに、バンドエッジの実効仕事関数が得られ、低閾値のＣＭＩＳＦＥＴが実現できた。
本実施例においては、ｎＭＩＳＦＥＴの形成領域、ｐＭＩＳＦＥＴの形成領域の区別なく、全体にＡｓとＧｅを導入している点が重要である。ｎＭＩＳＦＥＴの形成領域のみ窒化を行うプロセスを導入するだけで、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴの作り分けを行うことが可能である。
ＳｉＯ２膜の成膜、ＨｆＳｉＯＮ膜の成膜など、従来の方法を用いている。特殊な成膜は全くない。また、アニールも、従来のＳｉＯ２膜とＨｆＳｉＯＮ膜の積層膜に用いるものと同一で構わない。
ポイントは、ＳｉＯ２膜と高誘電体膜の間に挿入したＧｅが、ＳｉＯ２膜側に偏る点と、Ｇｅが界面において電子を受け取りマイナス電荷となる点である。
その他のイオンは、半径の大きなイオンはＨｆＳｉＯＮ膜側に、半径の小さなイオンはＳｉＯ２膜側に拡散すると考えられる。また、電荷は、母体のＩＶ価物質との価数差によって決まっている。
あとは、本明細書中に示された適正な組み合わせを考えれば、十分小さな閾値電圧を持ったｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴともに実現できる。よって、十分小さな閾値電圧を持ったＣＭＩＳデバイスが実現できることになる。
本実施例では、窒化のあるなしで簡単にｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴが作り分けられる構成を示した。
以上説明した実施例１、実施例２やその変形例によれば、シリコンのバンド端の実効仕事関数を有するＭＩＳＦＥＴが得られる。
図１６に示すように、ｐＭＩＳＦＥＴの低閾値構造を設計するための添加物について簡単にまとめておく。図１６（ａ）に示すように、ＳｉＯ２膜４側でマイナス電荷となる物質（Ｇｅ）、ＨｆＳｉＯＮ膜８などの高誘電体膜側でプラスとなる物質（Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｓｂ、Ｂｉ、Ｔｅ、Ｐｏ）を用いる。また、図１６（ｂ）、図１６（ｃ）に示すように、界面の酸素欠陥Ｖo 、あるいはＦ（フッ素）がプラス電荷として働く。図１６（ａ）〜（ｃ）に示すように、以上のプラスとマイナスをうまく組み合わせることにより、基板２側にマイナス、電極１０側にプラスという順番に並び、固定分極となるように構成すればよい。
また、界面でのＮ（窒素）がマイナスとして働くことはＣＭＯＳの構成を構築する際に役に立つ。
なお、上記の各実施形態では、シリコン基板上に形成した実施形態のＭＩＳＦＥＴを形成した構成例について説明したが、シリコン基板に限定されるものではない。シリコン基板以外の基板、例えば、ガラス基板上にシリコン層を形成し、各実施形態のＭＩＳＦＥＴを形成することも可能である。或いは、本発明の一実施形態の考え方を、直接、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＮ基板など化合物半導体基板の全ての半導体基板に適用することが可能である。その場合は、バンド端位置が変わるので、最適な実効仕事関数も、それに合わせて変化させればよい。Ｇｅ基板などの化合物半導体基板の場合、Ｓｉ基板の場合と同じようにすれば、ＭＩＳＦＥＴを作成することが出来る。違いは、最適な仕事関数の値がずれるだけである。例えば、Ｇｅ基板の場合、ｎＭＩＳＦＥＴ向けには４．０ｅＶが最適値であり、ｐＭＩＳＦＥＴ向けには、４．６６ｅＶが最適値となる。各基板に対し、本発明の一実施形態で説明した方法により適当量のダイポールを形成してやればよい。
また、上記の各実施形態では、ソースおよびドレイン領域を、ｐ型またはｎ型の不純物が導入された不純物領域で形成したＭＩＳＦＥＴであったが、ソースおよびドレイン領域を、ｐ型半導体基板またはｎ型半導体基板と直接接触する金属層で形成したＭＩＳＦＥＴ、すなわちショットキー型ＭＩＳＦＥＴであってもよい。
また、上記の各実施形態では、いわゆるゲートファースト方式について説明したが、不純物拡散層を形成した後にゲート絶縁膜、ゲート電極を形成する、いわゆるゲートラスト方式を用いてもかまわない。
以上説明したように、本発明の各実施形態によれば、低閾値動作が可能なＭＩＳトランジスタを得ることができる。
なお、本発明は上記実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施例にわたる構成要素を適宜組み合わせてもよい。
１・・・シリコン基板
２・・・ｎ型シリコン基板
３Ａ・・・ｎウェル
３Ｂ・・・ｐウェル
４・・・ＳｉＯ２膜
６・・・金属、金属酸化物の堆積
６ａ・・・ＧｅＯ２膜膜
６ｂ・・・Ｔａ２Ｏ５膜
６ｃ・・・Ａｓ２Ｏ５膜
７・・・界面領域
７a・・・界面
８・・・高誘電体膜（ＨｆＳｉＯＮ膜）
１０・・・ゲート電極
１２ａ、２２ａ・・・ソース領域
１２ｂ、２２ｂ・・・ドレイン領域
２０・・・素子分離領域

Claims (10)

  1. ｎ型半導体領域と、
    前記ｎ型半導体領域に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記ｎ型半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜と、
    前記第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの元素と酸素を含む第２絶縁膜と、
    前記第２絶縁膜上に形成されたゲート電極と、
    を備え、
    前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に、Ｇｅが導入されており、前記Ｇｅの面密度が、前記界面領域内の前記第１絶縁膜側においてピークを有していることを特徴とする電界効果トランジスタ。
  2. 前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に、フッ素が導入されており、
    前記フッ素の面密度が前記界面領域においてピークを有し、かつ前記Ｇｅの面密度のピークが前記フッ素の面密度のピークよりも前記第１絶縁膜側に位置することを特徴とする請求項１記載の電界効果トランジスタ。
  3. 前記Ｇｅの面密度のピークは、前記界面から１．４Å未満の距離に位置することを特徴とする請求項１または２記載の電界効果トランジスタ。
  4. 前記Ｇｅの前記ピークにおける面密度を[Ｇｅ] ｃｍ−２とすると、
    ０．７×１０１４ｃｍ−２≦［Ｇｅ］ｃｍ−２≦２．１×１０１４ｃｍ−２
    であることを特徴とする請求項１乃至３の何れか一項に記載の電界効果トランジスタ。
  5. 前記フッ素の前記ピークにおける面密度を［Ｆ］ｃｍ−２とすると、
    ｜［Ｇｅ］×２―［Ｆ］｜ｃｍ−２≦１．７×１０１３ｃｍ−２
    を満たすことを特徴とする請求項２記載の電界効果トランジスタ。
  6. 前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｓｂ、Ｂｉ、Ｔｅ、Ｐｏから選ばれる少なくとも１つの添加元素が導入されており、
    前記添加元素の面密度が前記界面領域内の第２絶縁膜側にピークを有することを特徴とする請求項１に記載の電界効果トランジスタ。
  7. 前記Ｇｅの面密度のピークは、前記界面から１．４Å未満の距離に位置し、
    前記添加元素の面密度のピークは、前記界面から３．２Å以下の距離に位置することを特徴とする請求項６記載の電界効果トランジスタ。
  8. 前記Ｇｅの前記ピークにおける面密度を［Ｇｅ］ｃｍ−２とし、前記添加元素の前記ピークにおける面密度を［Ａ２］ｃｍ−２とし、
    前記添加元素がＭｏ、Ｗ、Ｔｅ、Ｐｏの時は、ｋ＝２として、
    前記添加元素がＶ、Ｎｂ、Ｔａ、Ｓｂ、Ｂｉの時は、ｋ＝１とする時、
    １．０×１０１４ｃｍ−２≦［Ｇｅ］ｃｍ−２×２≦３．０×１０１４ｃｍ−２
    １．０×１０１４ｃｍ−２≦［Ａ２］ｃｍ−２×ｋ≦３．０×１０１４ｃｍ−２であり、
    ｜［Ｇｅ］×２−［Ａ２］×ｋ｜ｃｍ−２≦１．２×１０１３ｃｍ−２
    を満たすことを特徴とする請求項６または７記載の電界効果トランジスタ。
  9. ｎ型半導体領域上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上にＧｅを含む物質を堆積する工程と、
    前記Ｇｅを含む物質を覆うように第２絶縁膜を形成する工程と、
    前記Ｇｅを含む物質を、前記第１絶縁膜と前記第２絶縁膜との界面を含む界面領域に拡散する熱処理工程と、
    前記第２絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記ｎ型半導体領域に、離間されたソース領域及びドレイン領域を形成する工程と、
    を備えていることを特徴とする電界効果トランジスタの製造方法。
  10. 前記Ｇｅを含む物質は、ゲルマニウム、ゲルマニウム酸化物、或いは金属ジャーマナイドであることを特徴とする請求項９記載の電界効果トランジスタの製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022549A (ja) * 2012-07-18 2014-02-03 Japan Advanced Institute Of Science & Technology Hokuriku 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2016181673A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両及び、昇降機
US9673315B2 (en) 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US9685546B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit
US9711362B2 (en) 2015-03-24 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
JP2019075550A (ja) * 2017-10-16 2019-05-16 株式会社東芝 半導体装置および電気装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal
JP2013214553A (ja) * 2012-03-30 2013-10-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20190032681A (ko) * 2017-09-18 2019-03-28 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 표시 장치
KR20220034574A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009059964A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 半導体装置の製造方法
JP2010080617A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP2011103459A (ja) * 2009-10-07 2011-05-26 Asm Internatl Nv Ｐｍｏｓデバイスのゲートスタックのしきい値電圧を調整する方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034886A (en) * 1998-08-31 2000-03-07 Stmicroelectronics, Inc. Shadow memory for a SRAM and method
JP5354944B2 (ja) * 2008-03-27 2013-11-27 株式会社東芝 半導体装置および電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009059964A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 半導体装置の製造方法
JP2010080617A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP2011103459A (ja) * 2009-10-07 2011-05-26 Asm Internatl Nv Ｐｍｏｓデバイスのゲートスタックのしきい値電圧を調整する方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022549A (ja) * 2012-07-18 2014-02-03 Japan Advanced Institute Of Science & Technology Hokuriku 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2016181673A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両及び、昇降機
US9673315B2 (en) 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US9685546B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit
US9711362B2 (en) 2015-03-24 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US10026813B2 (en) 2015-03-24 2018-07-17 Kabushiki Kaisha Toshiba SiC semiconductor device having a high mobility and a high threshold voltage, inverter circuit, and vehicle
US10546931B2 (en) 2015-03-24 2020-01-28 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US10923568B2 (en) 2015-03-24 2021-02-16 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
JP2019075550A (ja) * 2017-10-16 2019-05-16 株式会社東芝 半導体装置および電気装置

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