TWI493711B - 半導體裝置接點 - Google Patents

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Description

半導體裝置接點
本發明關係於半導體裝置接點。
在一半導體基板上所形成之包括電晶體、二極體、電阻器、電容器、及其他被動和主動電子裝置的電路裝置之效能增加通常是在設計、製造，及操作這些裝置期間主要考量的因素。例如，在設計、製造、或形成如在一互補金氧半導體(CMOS)中使用的金氧半導體(MOS)的電晶體半導體裝置期間，通常希望增加在N型MOS裝置(NMOS)和P型MOS裝置(PMOS)中的電子移動及接觸區域。藉由降低接點電阻可達到上述增加的移動率。
在源極和汲極的接觸區域中，導電材料係沉積在提供接點的摻雜表面上。導電材料與摻雜矽基板的相互影響會產生一矽化物區域。所產生之矽化物區域產生一肖特基(Schottky)障壁。如第1圖所示，障壁高度限制了通過Schottky障壁的電子傳導且造成一接點電阻(Rcontact )。因此，需要改進過的方法或結構來克服傳統上源極/汲極接點的限制。
根據本發明之一些實施例，係揭露在一導電接點以及一摻雜矽源極和汲極之間形成一穩定非反應介面之技術。 本技術例如可被用來與降低的接點電阻形成一「非肖特基」型接點(或非傳統金屬半導體介面)。在一些實施例中，係藉由對不與底層的矽反應之接點使用導電材料來達成，以便形成非反應介面。在其他實施例中，係使用一薄絕緣或半導體層來與底層的矽形成非反應介面。在這類例子中，一導電材料可耦接薄絕緣或半導體層以形成接點。當與接點表面維持非反應介面期間，通過薄絕緣或半導體層的穿隧便提供了連接。在一些實施例中，非反應介面可由降低Schottky障壁高度至650meV或以下，及在一些這類實施例中，至500 meV或以下，來提供降低的接點電阻。本技術可例如在任何具有矽接點表面的裝置中被具體化。
大體概要
如已知悉，金氧半導體(MOS)電晶體可包括n摻雜或p摻雜矽源極和汲極區域，其與接點的導電材料產生矽化物區域。例如，接點也可包括互接線或其他包括預和後封裝接面的電子接面。傳統式的處理會使nMOS裝置產生具有大於500meV的Schottky障壁高度之材料堆疊的矽化物區域。障壁高度限制了通過上述裝置的電子傳導並造成接點電阻(第1圖之Rcontact )。此接點電阻可能是源極-汲極電阻之顯著部份以及電晶體的全部電阻。由於技術提升驅使所有裝置的規模縮小，源極-汲極電阻便很可能提高作為所有裝置電阻的一部份電阻，且可能變得比通道電阻 (第1圖之RCH )大。在不降低Schottky障壁高度或以其他方法來增加電流之情況下，裝置中的電阻增加可能會限制將來的技術提升。
因此，依照本發明之一實施例，係提供一半導體接點以減少Schottky障壁高度。在一具體實施例中，接點包括一矽接點表面(例如，p摻雜、或n摻雜、或未摻雜)、及一過渡層，其耦接矽接點表面並與矽接點表面形成一非反應介面。一導電材料可耦接過渡層或與過渡層整合成一體。在一具體實例中，導電材料及過渡層為相同材料(因此，過渡層材料同樣有效形成接點)。在其他實施例中，一薄半導體或絕緣層提供過渡層，且一導電接觸材料係沉積在過渡層上或耦接過渡層以形成接點。
根據本揭露將了解到，本文所使用的非反應介面係指矽的介面(無論是否摻雜)以及在標準矽化製程條件中(例如，溫度和氣壓)不會反應，或極少量反應之過渡層材料，藉此防止或抑制矽化物的形成。在一些實施例中，上述非反應介面可以大於標準矽化製程條件的條件下(例如，大於引起矽化製程一般所需的溫度)反常地提供部份或完全的矽化製程，且其不應該使介面的非反應狀態無效，如根據本揭露將知悉者。
非反應導電材料架構
第2圖顯示依照本發明之一實施例之包括具有一非反應接點/介面214之一源極210和一汲極212之MOS裝置 200之實例。當接觸到源極210及汲極212的n摻雜矽表面時，MOS電晶體200使用不會與源極210和汲極212的n摻雜矽表面反應的導電材料216，而不對接點使用會導致矽化物形成的導電材料(如第1圖所示)。非反應的導電材料216能提供接點的傳導而不會形成傳統接點的矽化物區域。非電阻介面214致使矽化物區域缺乏或減少，因而致能非肖特基型裝置的運作。非肖特基型裝置的運作降低了減少接點電阻的障壁高度，其能使全部裝置以較低的功率運作且在一些應用中以較低電流運作。將了解到，這類實施例可擴大在產品發展週期可使用的電路設計選擇，且也開放較長電池壽命產品之選擇以擴展中央處理單元市場以外的應用。
更詳細地，第2圖顯示在一基板202上形成之MOS電晶體200之示意圖，例如，在絕緣體上的矽(SOI)之p摻雜(100)矽晶圓或矽膜基板或其他多層基板。源極區域210和汲極區域212通常不是藉由將如硼或含磷的摻雜物注入基板就是藉由蝕刻基板並接著磊晶沉積摻雜的矽來形成。閘極堆疊222係在電晶體200之通道區域220上形成。
更可看到，閘極堆疊222包括一閘極電介質層206和一閘極層204、及間隔層208。間隔層208係鄰接於閘極堆疊222形成。在一些實例中，且視技術節點而定，間隔層208通常在閘極電介質層206邊緣與每個源極和汲極區域210/212的邊緣之間產生大約10到20奈米(nm)的距 離。如磷、砷或其他適當的摻雜物之n型摻雜物被引進MOS裝置的源極區域210和汲極區域212中。接著退火電晶體200以使摻雜物向通道區域220擴散。根據本揭露將了解到，例如可應用本文所提供的技術以提高任何技術節點之優勢(例如，90nm、65nm、45nm、32nm、22nm、14nm、及10nm的電晶體，甚或更低)，且申請的發明並不受限於任何特定節點或範圍的裝置幾何形狀。
參考第2圖更可看到，此實施例包括一導電材料216，其不會與n摻雜矽源極210和汲極212反應。導電材料216與n摻雜矽產生一非反應介面214。介面214可能與底層的矽沒有或極少反應，因而防止矽化物的形成。依照實施例提供非反應介面214的導電材料216之實例包括，但不限於，氮化物：鑭系列的氮化物，氮化鈦(TiN)、氮化鋯(ZrN)、氮化鉿(HfN)、氮化鉭(TaN)；磷化物：磷化釕(Rux Py )、及磷化鎳(Nix Py )；碳化物：碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉿(HfC)；及導電氧化物：摻雜氧化鋅(ZnO)、單氧化鈦(TiO)、單氧化鉿(HfO)、及單氧化鋯(ZrO)、及某些如碳化鉭(TaC)的導電和較少反應之碳化物。額外的導電材料(未顯示)可沉積於非反應之導電材料216上以提供電晶體200之運作功能調整。
方法論
第3圖係依照本發明之一實施例之建立如第2圖所示之MOS裝置之方法300。如圖所示，方法300係由提供 一n摻雜矽半導體基板接點表面(方塊302)開始。一實例例如可包括MOS裝置200的源極210和汲極212區域。MOS裝置200係由一矽基板開始，且在矽基板上可形成如MOS電晶體之MOS裝置。如先前所述，半導體基板例如可以一矽塊或一在絕緣體上的矽之架構來實作。雖然在此說明一些可形成基板的材料之實例，但任何可當作在上方可建立半導體裝置的矽基座之材料都應落在本揭露之精神及範圍內。
如先前所述，可依照習知方法完成或使用任何適當的慣用技術來在半導體基板202上建構一閘極堆疊222。在本發明之一些實施例中，閘極堆疊202可藉由沉積並接著加上閘極電介質層206以及閘極層204來形成。例如，在一具體實例中，閘極電介質層206可使用如化學氣相沉積(CVD)、原子層沉積(ALD)、旋塗沉積(SOD)、或物理氣相沉積(PVD)之傳統沉積製程來全面沉積於半導體基板202上。也可使用其他沉積技術，例如，可熱生成閘極電介質層206。閘極電介質層206可例如由如二氧化矽的材料或如具有一電介質常數超過7的絕緣體之高-k電介質材料來形成。高-k閘極電介質層之厚度可大約介於5埃(Å)到200 Å之間(例如，20 Å到50 Å)。一般來說，閘極電介質層206之厚度應該厚到足以電性隔離閘極與鄰近的源極和汲極接點。在又一實施例中，可在高-k閘極電介質層上進行如退火程序之額外的處理，以增進高-k材料的品質。閘極層204材料可使用如ALD、CVD、或PVD之類 似的沉積技術來沉積在閘極電介質層206上。在一些具體實施例中，閘極204材料為多晶矽或一金屬層，然而也可使用其他適當的閘極材料。在一些實施例中，閘極204材料具有50 Å到500 Å的厚度範圍(例如，100 Å)，閘極材料通常是一種由於替換性金屬閘極(RMG)製程而於之後被移除的犧牲材料。之後可完成傳統的上圖樣製程來蝕刻掉部份的閘極層204以及閘極電介質層206以形成閘極堆疊222。
可藉由將如磷或砷的n型摻雜物引進MOS裝置的源極區域210和汲極區域212中來建構源極區域210和汲極區域212。在另一實施例中，可藉由蝕刻掉部份將形成源極區域210和汲極區域212的基板202並接著在其中沉積n摻雜矽材料來建構源極區域210和汲極區域212。一旦建構了源極和汲極區域210/212，則方法200繼續沉積導電接點材料216來與源極區域210和汲極區域212形成非反應介面214(方塊304)。先前提到的導電材料216之例子在此同樣可適用，且各種其他的例子將根據本揭露更為清楚。非反應材料216防止或抑制源極區域210和汲極區域212之矽形成矽化物化合物。藉由防止或極小化矽化物層的形成來極小化Schottky障壁高度。Schottky障壁是一種由穿過金屬和半導體邊界的電傳導所產生的整流障。Schottky障壁高度的規模係與半導體的多數載子能帶邊緣之能量位置與穿過金屬半導體接面的金屬費米(Fermi)能階之間的不相配有關。在金屬和n型半導體接面中， Schottky障壁高度為最小導電能帶與費米(Fermi)能階之間的差異。非反應的導電材料216可基於其有利的電子能帶結構及特性與當接觸n摻雜矽時能保持穩定的熱力能力來選擇。在沉積接點層之前，必須保持表面乾淨。
另外參考第3圖之實例實施例，方法300繼續進行額外的熱處理以形成接點或幫助移動摻雜物(方塊306)。由於導電和非反應材料216形成一非反應介面，在介面上額外的混合可能不會出現。此外，例如可沉積，但不限於，鋁或鈦的導電材料來用於各種接點或MOS裝置200之運作功能調整(方塊308)。
本實施例產生的材料堆疊可提供具有下列表格1估計的Schottky障壁高度之接點。這些是代表性的障壁高度且本文中其他建議的材料預期會接近這些數值。
非反應半導體或絕緣材料架構
第4圖係依照本發明之一實施例之包括具有一非反應接點/介面414之一源極410和一汲極412之MOS裝置400之實例。當接觸到源極410及汲極412的摻雜矽表面時，MOS電晶體400使用薄薄一層不會與源極410及汲 極412的摻雜矽表面反應的絕緣或半導體材料418，而不對接點使用會形成矽化物的易反應之導電材料(如第1圖所示)。絕緣或半導體材料418的非反應薄層允許接點經由穿隧接面來導電而不形成傳統接點的矽化物區域。非反應介面414致使矽化物區域缺乏或減少且因而在半導體介面上致能「非肖特基」型裝置的運作。非肖特基型裝置的運作降低了減少接點電阻的障壁高度，其能使全部裝置以較低的功率運作且在一些應用中以較低電流運作。這類實施例可擴大在產品發展週期可使用的電路設計選擇，且也開放較長電池壽命產品之選擇以擴展中央處理單元市場以外的應用。
更詳細地，第4圖顯示在一基板402上形成之MOS電晶體400之示意圖，例如，在絕緣體上的矽(SOI)之(100)矽晶圓或矽膜基板或其他多層基板。就NMOS電晶體而言，基板402可以是p摻雜，而就PMOS電晶體而言，基板402可以是n摻雜。雖然可使用其他適當的形成技術，但源極區域410和汲極區域412通常不是藉由將摻雜物注入基板就是藉由蝕刻基板並接著磊晶沉積摻雜的矽來形成。源極區域410和汲極區域412在基板402的對面被摻雜。閘極堆疊422係在電晶體400之通道區域420上形成。更可看到，閘極堆疊422包括一閘極電介質層406和一閘極層404、及間隔層408。間隔層408係鄰接於閘極堆疊422形成。如已知悉，間隔層408通常在閘極電介質層406邊緣與每個源極和汲極區域410/412的邊緣之間 產生大約10到20奈米(nm)的距離。如磷或砷的n摻雜物被引進NMOS裝置的源極區域410及汲極區域412中。接著退火電晶體400以使摻雜物向通道區域420擴散。
更可看到，電晶體400包括一絕緣或半導體材料418，其不會與摻雜矽源極410和汲極412反應。絕緣或半導體材料418與摻雜矽產生一非反應介面414。非反應介面414可能與矽沒有或極少反應，因而防止矽化物的形成。可用來對n摻雜矽提供非反應介面414的絕緣或半導體材料418之實例包括，但不限於，氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、及鈦酸鋇(BaTiO3 )。可用來對p摻雜矽提供非反應介面414的絕緣或半導體材料418之實例可包括，但不限於，硫化鍶(SrS)、氧化鋅(ZnO)、及氧化鍶(SrO2 )。
額外的導電接點材料416可沉積在非反應的絕緣或半導體材料418上。絕緣或半導體材料418可沉積為夠薄的一層以使穿隧接面能在導電接點材料416以及源極和汲極區域410/412之間形成。例如，在一些實施例中，絕緣或半導體材料418可小於5nm。在一具體實施例中，絕緣或半導體材料418之厚度小於2奈米(例如，0.1到1.0nm之厚度)。將了解到，絕緣或半導體材料418之厚度係基於絕緣或半導體材料、導電接點材料的特性、及/或所欲之MOS電晶體400的電子特性來設計與選擇。額外的導電 接點材料416也可提供用於電晶體400之功函數調整。
方法論
第5圖係依照本發明之一實施例之建立如第4圖所示之MOS裝置之方法500。如圖所示，方法500係由提供一摻雜矽半導體基板接點表面(方塊502)開始。一實例可包括MOS裝置400的源極410和汲極412區域，其在此實例中係在一矽基板中形成。半導體基板例如可以一矽塊或一在絕緣體上的矽之架構來實作。雖然在此說明一些可形成基板的材料之實例，但任何可當作在上方可建立半導體裝置的矽基座之材料都應落在本揭露之精神及範圍內。
如先前所述，可依照習知方法完成或使用任何適當的慣用技術來在半導體基板402上建構一閘極堆疊422。在本發明之一些實施例中，閘極堆疊402可藉由沉積並接著加上閘極電介質層406以及閘極層404來形成。例如，在一實施例中，閘極電介質層406可使用如CVD、ALD、SOD、或PVD之傳統沉積程序來全面沉積於半導體基板402上。也可使用其他沉積技術，例如，可熱生成閘極電介質層406。閘極電介質層406可例如由如二氧化矽的材料或高-k電介質材料來形成。這裡同樣可應用先前提到的高-k電介質材料。在一些具體實施例中，高-k閘極電介質層之厚度可大約介於5 Å到200 Å之間(例如，20 Å到50 Å)。一般來說，閘極電介質層406之厚度應該厚到足以電性隔離閘極與鄰近的源極和汲極接點。在又一實施 例中。可在高-k閘極電介質層上進行如退火程序之額外的處理，以增進高-k材料的品質。接著，閘極層404可使用如ALD、CVD、或PVD之類似的沉積技術來沉積在閘極電介質層406上。在一些具體實施例中，閘極404材料為多晶矽或一金屬層，然而也可使用其他適當的閘極材料。在一些實施例中，閘極404材料具有50 Å到500 Å的厚度範圍(例如，100 Å)，閘極404材料通常是一種由於替換性金屬閘極(RMG)製程而於之後被移除的犧牲材料。接著可完成傳統的上圖樣製程來蝕刻掉部份的閘極層404以及閘極電介質層406以形成閘極堆疊422。
可藉由將如磷或砷的n型摻雜物引進NMOS裝置的源極區域410和汲極區域412中以及將p型摻雜物引進PMOS裝置的源極區域410和汲極區域412中來建構源極區域410和汲極區域412。在另一實施例中，可藉由蝕刻掉部份將形成源極區域410和汲極區域412的基板402並接著在其中沉積摻雜矽材料來建構源極區域410和汲極區域412。一旦建構了源極和汲極區域410/412，參考第5圖，方法500繼續沉積非反應的絕緣或半導體材料418來與源極區域410和汲極區域412形成非反應介面414(方塊504)。在此同樣可適用先前論述關於提供具有n摻雜和p摻雜矽的非反應介面414之半導體或絕緣材料418之實例。非反應材料418防止或抑制源極區域410和汲極區域412形成矽化物化合物。藉由防止或極小化矽化物層的形成來降低及/或極小化Schottky障壁高度。非反應的絕 緣或半導體材料418可基於其有利的電子能帶結構及特性與當接觸摻雜矽時能保持穩定的熱力能力來選擇。
方法500之實例繼續以額外的導電材料416來形成接點(方塊506)。在此架構中，請注意額外的導電材料416可與矽反應。然而，絕緣或半導體材料418形成非反應介面並分開易反應的導電材料416以防止在介面上額外的混合。額外的導電材料416可例如包括，但不限於，鋁或鈦的沉積。導電材料416也可用於MOS裝置400之運作功能調整。本實施例產生的n摻雜矽接點之材料堆疊可提供具有下列表格2估計的Schottky障壁高度之接點。
本實施例產生的p摻雜矽接點之材料堆疊可提供具有下列表格3估計的Schottky障壁高度之接點。
表格4係依照本發明一些實施例之顯示接點結構之電子傳送模擬之模擬資料，其可提供比傳統接點結構更增進的電流效能。表格2所定義之TiN接點為了具有降低的Schottky障壁高度480meV，而造成超過本技術之電流狀態的增加電流。
根據本揭露將更清楚得知許多實施例和架構。例如，本發明之一實施例提供一半導體接點。接點包括一矽接點表面、一耦接至矽接點表面並與矽接點表面形成一非反應介面之過渡層、及一導電材料。在上述實例中，導電材料包含過渡層，且從一群由氮化物：鑭系列的氮化物，氮化鈦(TiN)、氮化鋯(ZrN)、氮化鉿(HfN)、氮化鉭(TaN)；磷 化物：磷化釕(Rux Py )、磷化鎳(Nix Py )；碳化物：碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉿(HfC)；導電氧化物：摻雜氧化鋅(ZnO)、單氧化鈦(TiO)、單氧化鉿(HfO)、單氧化鋯(ZrO)、及某些如碳化鉭(TaC)的導電和較少反應之碳化物所組成之群組中選出。在另一實施例中，導電材料係耦接至過渡層，且過渡層係從一群由氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、鈦酸鋇(BaTiO3 )、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )所組成之群組中選出。在另一實施例中，導電材料係耦接至過渡層，且過渡層係從一群由BaTiO3 及SrTiO3 所組成之群組中選出。在另一實施例中，導電材料係耦接至過渡層，且過渡層係從一群由硫化鍶(SrS)、氧化鋅(ZnO)、及氧化鍶(SrO2 )所組成之群組中選出。在另一實施例中，過渡層之厚度小於2奈米。在另一實施例中，過渡層在矽接點表面以及導電材料之間提供一穿隧接面。在另一實施例中，接點具有一低於500meV的障壁高度。在另一實施例中，矽接點表面為n摻雜矽，然而在其他實施例中，矽接點表面可為p摻雜矽或未摻雜矽。在另一實施例中，接點包括一層元素金屬(例如，提供運作功能調整)。在一具體例子中，這層元素金屬包含鈦(Ti)或鋁(Al)或其他具有低運作功能的金屬，包括上述導電層。在另一實施例中，接點不包括任何矽化物。
本發明之另一實施例提供一半導體接點。在此實例 中，接點包括一摻雜矽接點表面、一耦接至矽接點表面並與矽接點表面形成一非反應介面之過渡層，其中矽接點表面不與過渡層形成矽化物。接點更包括沉積在過渡層上的導電材料，其中過渡層在矽接點表面以及導電材料之間提供一穿隧接面。在一實例中，過渡層係從一群由氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、鈦酸鋇(BaTiO3 )、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )所組成之群組中選出。在另一實例中，過渡層之厚度小於兩奈米。在另一實施例中，接點具有一低於500meV的障壁高度。在另一實施例中，摻雜矽接點表面為n摻雜(在其他例子中，其為p摻雜)。
本發明之另一實施例提供一種形成一半導體接點之方法。此方法包括提供一矽接點表面、及在矽接點表面上沉積一過渡層，以與矽接點表面形成一非反應介面，藉此抑制在接點中形成矽化物。在一實施例中，此方法更包括沉積一層元素金屬。在另一實施例中，過渡層之厚度係小於兩奈米並包含一半導體或絕緣材料，且此方法更包含在過渡層上沉積一導電材料接點。在另一實施例中，過渡層包含一導電材料。
為了描述和說明，已提出本發明的實例實施例之上述說明。這些說明不是用來限制本發明為本文揭露之精確的形式。有許多根據本揭露之修改和變異都是可能的。本發明之技術範圍不受限於本文詳細說明，而是受限於本文附 加的申請專利範圍。
Rcontact ‧‧‧接點電阻
RCH ‧‧‧通道電阻
202‧‧‧基板
200‧‧‧MOS電晶體
210‧‧‧源極
212‧‧‧汲極
222‧‧‧閘極堆疊
220‧‧‧通道區域
206‧‧‧閘極電介質層
204‧‧‧閘極層
208‧‧‧間隔層
216‧‧‧導電材料
214‧‧‧非反應介面
400‧‧‧MOS電晶體
410‧‧‧源極
412‧‧‧汲極
414‧‧‧非反應介面
418‧‧‧絕緣或半導體材料
402‧‧‧基板
422‧‧‧閘極堆疊
420‧‧‧通道區域
406‧‧‧閘極電介質層
404‧‧‧閘極層
408‧‧‧間隔層
416‧‧‧導電接點材料
302-308,502-506‧‧‧步驟
第1圖係一傳統MOS裝置之電阻元件之示意圖。
第2圖係依照本發明之一導電材料實施例之包括源極和汲極接點之MOS裝置之實例。
第3圖係依照本發明之一實施例之建立一包括具有接點的一源極和一汲極之MOS裝置實例之方法。
第4圖係依照本發明之一絕緣/半導體材料實施例之包括一源極接點和一汲極接點之MOS裝置之實例。
第5圖係依照本發明之一實施例之建立一包括具有接點的一源極和一汲極之MOS實例之方法。
200‧‧‧MOS電晶體
202‧‧‧基板
204‧‧‧閘極層
206‧‧‧閘極電介質層
208‧‧‧間隔層
210‧‧‧源極
212‧‧‧汲極
214‧‧‧非反應介面
216‧‧‧導電材料
220‧‧‧通道區域
222‧‧‧閘極堆疊

Claims (21)

  1. 一種半導體接點，包含：一矽接點表面；一過渡層，耦接至該矽接點表面並與該矽接點表面形成一非反應介面；及一沉積至該過渡層的導電材料，其中該過渡層在該矽接點表面以及該導電材料之間提供一穿隧接面。
  2. 如申請專利範圍第1項所述之半導體接點，其中該矽接點表面為n摻雜矽，且該過渡層係從由氮化鈦(TiN)、氮化鋯(ZrN)、氮化鉿(HfN)、氮化鉭(TaN)、鑭系列的氮化物、磷化釕(Rux Py )、磷化鎳(Nix Py )、碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉿(HfC)、摻雜氧化鋅(ZnO)、單氧化鈦(TiO)、單氧化鉿(HfO)、單氧化鋯(ZrO)、及碳化鉭(TaC)所組成之群組中選出。
  3. 如申請專利範圍第1項所述之半導體接點，其中該過渡層係從由氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、鈦酸鋇(BaTiO3 )、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )所組成之群組中選出。
  4. 如申請專利範圍第1項所述之半導體接點，其中該過渡層係從由BaTiO3 及/或SrTiO3 所組成之群組中選出。
  5. 如申請專利範圍第1項所述之半導體接點，其中該過渡層之厚度小於兩奈米。
  6. 如申請專利範圍第1項所述之半導體接點，其中該半導體接點具有一低於500meV的障壁高度。
  7. 如申請專利範圍第1項所述之半導體接點，其中該矽接點表面為n摻雜矽，該過渡層係從由氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、及/或鈦酸鋇(BaTiO3 )所組成的群組中選出，及該過渡層之厚度小於5奈米。
  8. 如申請專利範圍第1項所述之半導體接點，更包含一層元素金屬形成在該導電材料之上。
  9. 如申請專利範圍第8項所述之半導體接點，其中該層元素金屬包含鈦(Ti)或鋁(Al)。
  10. 如申請專利範圍第1項所述之半導體接點，其中該半導體接點不包括矽化物。
  11. 如申請專利範圍第1項所述之半導體接點，其中該矽接點表面為p摻雜矽，且該過渡層係從由硫化鍶(SrS)、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )所組成之群組中選出，及該過渡層的厚度小於5奈米。
  12. 如申請專利範圍第1項所述之半導體接點，其中該矽接點表面包含摻雜矽，該過渡層之厚度小於2奈米，及該半導體接點具有低於500meV的障壁高度。
  13. 一種半導體接點，包含： 一摻雜矽接點表面；一過渡層，耦接至該摻雜矽接點表面並與該摻雜矽接點表面形成一非反應介面，其中該矽接點表面不與該過渡層形成一矽化物；及一導電材料，係沉積在該過渡層上，其中該過渡層在該矽接點表面以及該導電材料之間提供一穿隧接面，其中該半導體接點具有650meV或更低之障壁高度。
  14. 如申請專利範圍第13項所述之半導體接點，其中該摻雜矽接點表面為n摻雜，該過渡層係由氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、鈦酸鋇(BaTiO3 )、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )所組成之群組中選出，及該過渡層之厚度小於5奈米。
  15. 如申請專利範圍第13項所述之半導體接點，其中該過渡層之厚度小於兩奈米。
  16. 如申請專利範圍第13項所述之半導體接點，其中該半導體接點具有一低於500meV的障壁高度。
  17. 如申請專利範圍第13項所述之半導體接點，其中該摻雜矽接點表面為p摻雜，該過渡層係由硫化鍶(SrS)、氧化鋅(ZnO)、及/或氧化鍶(SrO)所組成的群組中選出，及該過渡層的厚度小於5奈米。
  18. 一種形成半導體接點之方法，包含：提供一矽接點表面； 在該矽接點表面上沉積一過渡層，以與該矽接點表面形成一非反應介面，藉此抑制在該半導體接點中形成矽化物；及沉積導電材料在該過渡層上；其中該過渡層在該矽接點表面以及該導電材料之間提供一穿隧接面。
  19. 如申請專利範圍第18項所述之形成半導體接點之方法，更包含沉積一層元素金屬在該導電材料之上的步驟。
  20. 如申請專利範圍第18項所述之形成半導體接點之方法，其中該過渡層之厚度小於兩奈米且包含一半導體或絕緣材料。
  21. 如申請專利範圍第18項所述之形成半導體接點之方法，其中該過渡層包含氧化鍶(SrO)、硫化鋇(BaS)、氧化鋇(BaO)、五氧化鉭(Ta2 O5 )、硫化鋅(ZnS)、硫化鍶(SrS)、鈦酸鍶(SrTiO3 )、二氧化鈦(TiO2 )、氮化鉭(Ta3 N5 )、鈦酸鋇(BaTiO3 )、氧化鋅(ZnO)、及/或氧化鍶(SrO2 )的至少之一。
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