TW202335050A - 用於半導體應用之低接觸電阻的非矽化物 - Google Patents

Abstract

本案揭示內容的實施例提供包括功函數層電子元件與方法，該功函數層包括不形成矽化物的材料。電子元件包括矽層及金屬接觸件，在該矽層上有功函數層，該金屬接觸件位在該功函數層上。

Description

用於半導體應用之低接觸電阻的非矽化物

此申請案主張2022年2月22日提出申請的美國臨時申請案第63/312,824號的優先權，該美國臨時申請案的整體揭示內容以引用方式併入本文。

本案揭示內容的實施例屬於電子元件製造之領域。特定而言，本案揭示內容的實施例涉及電子元件、處理系統和形成包括低電阻接觸件（contact）的電子元件的方法。

電晶體是現代數位處理器和記憶體元件的基本元件之構件，並且已在高功率電子裝置中發現了應用。當前，有多種可用於不同的應用的電晶體設計或類型。各種電晶體類型包括例如雙極接面電晶體（BJT）、接面場效電晶體（JFET）、金氧半導體場效電晶體（MOSFET）、垂直通道或溝槽場效電晶體，以及超接面或多汲極電晶體。在MOSFET族群的電晶體中出現的一種電晶體是鰭式場效電晶體（FinFET）。

FinFET能夠在塊體半導體基板（例如矽基板）上製造，並且FinFET能夠包括鰭狀結構，該鰭狀結構沿著基板表面在長度方向上前進且在垂直於基板表面的高度方向上延伸。鰭片具有狹窄的寬度，例如，小於250奈米。鰭片能夠穿過絕緣層。在鰭片區域上面能夠形成閘極結構，該閘極結構包括導電閘極材料和閘極絕緣體。在閘極結構的任一側上對鰭片的上部進行摻雜，而形成與閘極相鄰的源極/汲極區域。

FinFET具有受青睞的靜電特性，以用於使互補式MOSFET規模縮小到更小的尺寸。因為鰭片是三維結構，所以電晶體通道能夠形成在鰭片的三個表面上，使得FinFET能夠在基板上所佔據的給定表面積上展現出高電流切換能力。由於通道與元件能夠從基板表面抬升，所以與習知的平面MOSFET相較，能夠減少相鄰元件之間的電場耦合。

半導體設計、製造和操作中的關鍵挑戰是接觸電阻。例如，FinFET元件的源極和汲極區域可能會受到用於形成源極/汲極接觸件溝槽的蝕刻製程侵蝕，造成接觸電阻增加。增加的接觸電阻的結果是電路元件的效能降低，所謂電路元件包括形成在半導體基板上的電晶體和其他元件結構。

由於規模縮放趨勢及3D元件中接觸面積的增加，接觸電阻正成為整體元件電阻的主要部分。解決此問題而提出的絕大多數解決方案都聚焦在低功函數矽化物。但是，相對於純金屬，矽化物的費米能量被固定在矽的中間能帶隙。

因此，需要具有減少的接觸電阻的接觸件。

本案揭示內容的一個或多個實施例涉及形成接觸件的方法。 該方法包括沉積功函數層，該功函數層包含不形成矽化物的材料。

本案揭示內容的另外的實施例涉及半導體元件，該半導體元件包括在矽層上的功函數層及在該功函數層上的金屬接觸件。該功函數層包含不形成矽化物的材料。

在描述本案揭示內容的多個示例性實施例前，請理解本案揭示內容不限於下文的敘述所提出的構造或製程步驟的細節。本案揭示內容能夠具有其他實施例並且能夠以各種方式實踐或執行。

如本文所用的語「約（about）」意味近似（approximately）或幾乎（nearly），並且在所提出的數值或範圍的上下文中是意味該數值的±15%或更少的差異。例如，相差±14%、±10%、±5%、±2%或±1%的值會滿足「約」的定義。

如在此說明書和所附的申請專利範圍中用，術語「基板」或「晶圓」是指上面有製程作用的表面或表面的一部分。熟悉此技術者也會瞭解，對基板的指涉能夠僅指基板的一部分，除非上下文另有明確指示。此外，對在基板上沉積的指涉能夠意味裸基板（bare substrate）和上面沉積或形成有一或多個膜或特徵的基板。

如本文所用的「基板」是指在製造製程期間上面執行膜處理的任何基板或基板上形成的材料表面。例如，上面能夠執行處理的基板表面包括諸如下述材料：矽、氧化矽、應變矽、絕緣體上矽（SOI）、摻雜碳的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵和任何其他材料，例如金屬、金屬氮化物、金屬合金和其他導電材料，上述材料是視應用而定。基板包括但不限於半導體晶圓。基板可暴露於預處理製程，以研磨、蝕刻、還原、氧化、羥基化、退火和/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理之外，在本案揭示內容中，也可在形成於基板上的下層（under-layer）上執行所揭示的膜處理步驟之任一者，如下文更詳細揭示，並且希望術語「基板表面」包括如上下文所指示的這種下層。因此，舉例而言，當膜/層或部分膜/層已經沉積至基板表面上時，新沉積的膜/層的暴露表面變成基板表面。

術語「上（on）」是指構件之間有直接接觸。術語「直接……上（directly on）」是指構件之間有直接接觸而無中間的構件。

如此說明書及所附的申請專利範圍中所用，術語「前驅物」、「反應物」、「反應性氣體」等可互換地使用，以指能夠與基板表面反應的任何氣態物種。

如本文所用的「原子層沉積」或「循環沉積」是指依序暴露兩種或更多種反應性化合物，以在基板表面上沉積材料層。基板（或基板的一部分）分別暴露於被引入處理腔室的反應區的兩種或更多種反應性化合物。在時域（time-domain）ALD製程中，對每一反應性化合物的暴露被時間延遲所分開，以允許每一化合物得以在基板表面上黏附及/或反應，然後從處理腔室中被淨化（purge）。這些反應性化合物稱為依序暴露於基板。在空間ALD製程中，基板表面的不同部分或基板表面上的材料同時暴露於兩種或更多種反應性化合物，使得基板上的任何給定點實質上不會同時暴露於超過一種反應性化合物。如本說明書和所附申請專利範圍中所使用，在這方面使用的術語「實質上」是指，如熟悉此技術者所理解，存在一小部分基板可能同時暴露於多種反應性氣體（由於擴散所致）的可能性，並且該同時的暴露並非故意的。

在時域ALD製程的一個態樣中，將第一反應性氣體（即，第一前驅物或化合物A）脈衝輸送（pulse）進入反應區中，然後是第一時間延遲。接著，將第二前驅物或化合物B脈衝輸送進入反應區中，然後是第二次延遲。在每一時間延遲期間，將諸如氬的淨化氣體引入處理腔室，以淨化反應區或若不然則是從反應區移除任何殘留的反應性化合物或反應副產物。或者，淨化氣體可以在整個沉積製程中連續流動，使得在反應性化合物的脈衝之間的時間延遲期間只有淨化氣體流動。反應性化合物被交替地脈衝輸送，直到在基板表面上形成期望的膜或膜厚度為止。在任一情境中，脈衝輸送化合物A、淨化氣體、化合物B和淨化氣體的ALD製程是一循環。一循環能夠從化合物A或化合物B開始，並且繼續該循環的各別順序，直到達成具有預定厚度的膜為止。

在空間ALD製程的實施例中，第一反應性氣體和第二反應性氣體（例如，氮氣）是同時傳送到反應區，但是由惰性氣體簾幕（curtain）及/或真空簾幕分開。基板相對於氣體傳送設備移動，使得基板上任何給定點暴露於第一反應性氣體和第二反應性氣體。

電晶體是通常形成在半導體元件上的電路部件或構件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線或其他構件之外，電晶體形成在半導體元件上。通常，電晶體包括形成在源極與汲極區域之間的閘極。在一個或多個實施例中，源極與汲極區域包括基板的摻雜區域並且呈現出適合特定應用的摻雜分佈曲線（doping profile）。閘極定位在通道區域上面，且包括閘極介電質，該閘極介電質插置於基板中的閘極電極與通道區域之間。

如本文所用，術語「場效電晶體」或「FET」是指使用電場以控制元件之電行為的電晶體。場效電晶體是電壓控制元件，其中該元件的載流能力是透過施加電場而改變。場效電晶體通常在低溫下顯示非常高的輸入阻抗。汲極和源極端子之間的導電性是由元件中的電場控制，該電場是由元件的主體與閘極之間的電壓差所產生。FET的三個端子是：源極（S），載子透過源極進入通道；汲極（D），載子透過汲極離開通道；以及閘極（G），它是調控通道導電率的端子。習知上，在源極（S）處進入通道的電流指定為IS，在汲極（D）處進入通道的電流指定為ID。汲極對源極的電壓指定為VDS。藉由施加電壓於閘極（G），能夠控制在汲極處進入通道的電流（即ID）。

金氧半導體場效電晶體（MOSFET）是一種場效電晶體（FET），且MOSFET用於積體電路與高速開關應用。MOSFET具有絕緣閘極，該絕緣閘極之電壓決定元件的導電性。此隨施加電壓量改變導電率的能力用於放大或切換電子訊號。MOSFET是基於主體電極與位於主體上方的閘極電極之間的金氧半導體（MOS）電容對電荷濃度的調控，並且藉由閘極介電層與所有其他元件區域絕緣。相較於MOS電容器，MOSFET包括兩個額外的端子（源極和汲極），每一端子連接至由主體區域所分開的個別高摻雜區域。這些區域可以是p型或n型，但它們都屬於同一類型，並且與主體區域的類型相反。源極和汲極（與主體不同）是高度摻雜的，如摻雜類型後以「+」號所示。

若MOSFET是n通道或nMOS FET，則源極和汲極是n+區域並且主體是p型基板區域。如果MOSFET是p通道或pMOS FET，則源極和汲極是p+區域，而主體是n型基板區域。之所以如此命名源極，是因為它是流過通道的電荷載子（對n通道而言為電子，對p通道而言為電洞）的來源；類似地，汲極是電荷載子離開通道之處。

nMOS FET是由n型源極和汲極以及p型基板製成。當將電壓施加於閘極時，主體（p型基板）中的電洞被汲引離開閘極。這允許在源極和汲極之間形成n型通道，並且電流由電子所攜帶，從源極經過感應的n型通道而至汲極。使用NMOS實施的邏輯閘與其他數位元件稱為具有 NMOS邏輯。NMOS中有三種操作模式，稱為截止（cut-off）、三極體和飽和。具NMOS邏輯閘的電路在電路閒置時會消耗靜態功率，因為當輸出為低時DC電流流過邏輯閘。

pMOS FET由p型源極和汲極以及n型基板製成。當在源極和閘極之間施加正電壓（閘極和源極之間負電壓）時，在源極和汲極之間形成極性相反的p型通道。電流由電洞所攜帶，從源極經過感應的p型通道到汲極。閘極上的高電壓會引發PMOS不導通，而閘極上的低電壓會引發PMOS導通。使用PMOS實施的邏輯閘與其他數位元件稱為具有PMOS邏輯。PMOS技術為低成本且具有良好的抗噪性（noise immunity）。

在NMOS中，載子是電子，而在PMOS中，載子是電洞。當高電壓施加於閘極時，NMOS會導通，而PMOS則不會。再者，當閘極中施加低電壓時，NMOS會不導通，且PMOS會導通。NMOS被認為比PMOS快，因為NMOS中的載子（其為電子）的行進速度是電洞（在PMOS中是載子）的兩倍快。但是，PMOS元件比NMOS元件更抗噪。再者，NMOS IC會比（提供相同功能性的）PMOS IC小，其原因是NMOS所提供的阻抗能夠是（具有相同幾何形狀和操作條件的）PMOS所提供的阻抗的一半。

如本文所用，術語「鰭式場效電晶體（FinFET）」是指構建在基板上的MOSFET電晶體，其中閘極放置在通道的兩個、三個或四個側面上或繞著通道包覆，而形成雙閘極結構。FinFET元件已被賦予通稱FinFET，因為源極/汲極區域在基板上形成「鰭片」。FinFET元件具有快速的切換時間與高電流密度。

如本文所用，術語「環繞式閘極（gate all-aroud, GAA）」用於指如下的電子元件（例如電晶體）：其中閘極材料在所有側面上圍繞通道區域。GAA電晶體的通道區域可包括奈米線（nano-wire）或奈米板（nano-slab）或奈米片（nanosheet）、條形通道、或熟悉此技術者已知的其他合適的通道配置方式。在一個或多個實施例中，GAA元件的通道區域具有垂直方向上間隔開的多個水平奈米線或水平條，使得GAA電晶體成為堆疊的水平環繞式閘極（hGAA）電晶體。

如本文所用，術語「奈米線」是指直徑為奈米級（10 ^-9公尺）的奈米結構。也能夠將奈米線界定成長度對寬度之比大於1000。或者，能夠將奈米線界定成厚度或直徑限制在幾十奈米或更小、而長度不受限制的結構。奈米線用於電晶體和一些雷射應用中，並且，在一個或多個實施例中，該奈米線是由半導體材料、金屬材料、絕緣材料、超導材料、或分子材料製成。在一個或多個實施例中，奈米線用於邏輯CPU、GPU、MPU和揮發性（例如，DRAM）和非揮發性（例如，NAND）元件的電晶體中。如本文所用，術語「奈米片」是指二維奈米結構，其厚度範圍為約0.1nm至約1000nm、或0.5nm至500nm、或0.5nm至100nm、或1nm至500nm、或1nm至100nm、或1nm至50nm。

本案揭示內容的一個或多個實施例提供使接觸電阻最小化的低功函數純金屬或金屬合金。本案揭示內容的一些實施例利用溴化物及/或三甲基甲矽烷基前驅物沉積純In、Bi或As。一些實施例提供用於低nMOS蕭特基阻障（Schottky Barrier）的接觸電阻應用的方法及/或材料，以取代將矽化物作為接觸件的典型的用途。由於欠缺矽化物形成以及後續黏附、成核和團聚的風險，所以提供了整合流程與處理方案，以最小化風險以及潛在的合金化選擇，而穩定金屬以用於更高溫度的應用。不受任何特定操作理論的束縛，相信使用銦（In）、鉍 （Bi）及/或鋅 （Zn） 作為接觸金屬能夠最小化nMOS元件的蕭特基阻障並且實現最小的總元件電阻，這在減少元件功率及延長電池壽命方面是實用的。透過使用矽化物接觸材料，市場上無一產品達成與利用純In、Bi或As所能達成的一樣低的蕭特基阻障。此外，銦的體電阻率低於矽化鈦，相信這會進一步降低對總元件電阻的影響。

本案發明人已出乎意料地發現，「非矽化物（unsilicide）」或替代性純金屬為接觸件的置換提供了絕佳的選擇，所謂替代性純金屬是對形成接觸件應用之矽化物的常見金屬（例如，Ti、Ni、Co、鑭系元素等）進行替代。

已知鑭系元素形成低蕭特基阻障矽化物。對於電子元件的實際應用而言，要求厚膜（10nm或更大）的覆蓋材料（例如TiN或W）保護反應性矽化物免受氧化。當這些反應性矽化物轉化為氧化物時，它們的性質劇烈改變，且它們會變成絕緣化合物，而使元件短路。這些厚覆蓋層在先進的半導體節點世代的元件中是不實用的，基於此理由，沒有任何半導體製造商已成功地供應基於鑭系元素矽化物接觸金屬的元件。

本案揭示內容的一些實施例提供元件級接觸電阻度量（蕭特基阻障）以及積體度量以沉積材料，該材料在所有處理步驟之後仍穩定且導電（基於形成能量）。一些實施例提供功函數小於鈦的純金屬。一些實施例提供的材料具有比氧化鈦小至少50%的金屬氧化物的形成能量。一些實施例提供的材料具有比氮化鈦小至少50%的金屬氮化物的形成能量。一些實施例提供具有不穩定的金屬矽化物的形成能量的材料。

本案揭示內容的一些實施例提供功函數低於4.2eV且不形成矽化物且具有低於10nm的電阻率的材料。此外，鋅（Zn）和鉍（Bi）也是次要選擇，其穩定性低或矽化物形成不穩定，功函數小於Ti的功函數。在一些實施例中，鋅（Zn）提供的材料的氧化物形成能量在穩定度上小於鈦氧化物的一半，並且該材料也形成弱穩定的矽化物。

這些類型的不形成矽化物的材料的主要積體問題是它們不與矽形成強化學鍵。因此，本案揭示內容的一些實施例提供用於沉積薄的共形層和非矽化物材料的方法。在一些實施例中，使用具有良好機械完整性的覆蓋材料，例如TiN。

本案揭示內容的一些實施例提供使用溴化銦及/或銦-TMS（三甲基矽烷）前驅物的方法。在一些實施例中，In-In鍵是由In-Br和In-TMS前驅物的反應形成，上述前驅物是放熱的而無阻障（即，自發反應）。

一些實施例將一些碳結合到膜中。一些實施例藉由合適的後沉積處理移除或減少碳含量。

在一些實施例中，形成純銦金屬。如以此方式使用，「純」金屬膜在原子基礎上包含大於或等於95%、98%、99%或99.5%的所述金屬。在一些實施例中，純銦金屬具有100mV蕭特基阻障，取決於其相對於矽化鈦的功函數趨勢。

本文揭示的實施例包括處理系統和形成接觸件的方法。在各種實施例中，該方法包括：在處理系統中不破真空地執行下述操作：在基板的電晶體的源極/汲極區域的暴露表面上執行預清潔製程，源極/汲極區域透過溝槽而暴露，該溝槽形成於介電材料中，該介電材料形成於源極/汲極區域上面；藉由磊晶沉積製程在暴露的源極/汲極區域上形成矽化物層；藉由原子層沉積製程在矽化物層上面形成阻障/襯墊層；藉由物理氣相沉積製程在阻障/襯墊層上形成錨定層；藉由化學氣相沉積製程以導體填充溝槽；以及退火基板。整合的製程能夠形成具有減少電阻和空隙的鈷接觸件，藉此提供高效能邏輯電晶體。本文揭示的實施例可用於（但不限於）產生具有降低的接觸電阻的接觸件。

前文廣泛地概述了本案揭示內容中描述的技術。考量本案揭示內容的概念可實施在平面電晶體元件或三維電晶體元件，例如鰭式場效電晶體（FinFET）、水平環繞式閘極（HGAA）FET、垂直環繞式閘極(VGAA) 場效電晶體、奈米線通道FET、應變半導體元件等。

如本文所用，術語「約」是指距標稱值+/-10% 差異。應當理解，這種差異能夠被包括在本文提供的任何值中。

本案揭示內容的實施例透過圖式描述，這些圖式繪示根據本案揭示內容的一個或多個實施例的元件（例如電晶體）及用於形成電晶體的製程。所示的製程僅僅是所揭示的製程的說明性可能用途，並且熟悉此技術者會認識到所揭示的製程不限於所示出的應用。

一些實施例的金屬非矽化物層（也稱為功函數層）包括不形成矽化物的低功函數（WF）材料。在一些實施例中，低功函數材料與鈦形成合金或介金屬材料。在一些實施例中，低功函數材料包括熔點大於或等於約攝氏400度、攝氏500度或攝氏600度的金屬。

一些實施例的WF層的厚度小於2.5nm。在一些實施例中，WF層具有小於或等於2.0nm、1.5nm或1.0nm的厚度。在一些實施例中，WF層具有1.0nm至1.5nm範圍內的厚度。

一些實施例的功函數層材料包含具有用於氧化物形成的負形成能量的元素。一些實施例的功函數層材料包括具有用於氮化物形成的負形成能量的元素。一些實施例的功函數層材料包括具有用於矽化物形成的負形成能量的元素。

一些實施例的WF層包含鈦，該鈦與鉍、銦或鋅中的一或多者形成合金或形成介金屬物質。

本案揭示內容的一些實施例提供包括低電阻接觸件的半導體元件。一些實施例的低電阻接觸件包括功函數層和金屬接觸件。功函數層形成在矽層上，金屬接觸件形成在功函數層上。

為了便於描述，本文可以使用諸如「下面」、「下方」、「下」、「上方」、「上」等空間上相對的術語描述在圖中繪示的一個構件或特徵與另一構件或特徵之關係。應當理解，希望空間上相對的術語涵蓋除了圖中描繪的走向之外的使用或操作中的元件的不同走向。例如，如果圖中的元件被翻轉，則描述為在其他構件或特徵「下面」或「下方」的構件會被定向為在其餘構件或特徵「上方」。因此，示範性術語「下方」可涵蓋上方與下方的走向。元件可以以其他方式定向（旋轉90度或於其他走向）並且據此解釋本文使用的空間上相對的描述用語。

在描述本文所討論的材料和方法的上下文中（尤其是在下文的申請專利範圍的上下文中）使用術語「一」和「該」以及類似的指稱是解釋為涵蓋單數及複數兩者，除非本文另有說明或與上下文明顯矛盾。除非在本文中另有說明，否則本文中數值範圍的記載僅旨在用作單獨指稱落入該範圍內的每一各別值的速記方法，並且每一各別的值被併入說明書中，宛若其在本文中個別記載。除非本文另有說明或與上下文明顯矛盾，否則本文描述的所有方法都能夠以任何合適的順序執行。本文提供的任何和所有範例或示範性語句（諸如，「例如」）的使用僅旨在更佳地闡明材料和方法，並且不構成對範疇的限制，除非另有聲明。說明書中的任何語句都不應被解釋為指示任何未請求的構件是操作所揭示的材料和方法所必須的。

在整個說明書中，對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的指涉意味著與該實施例相關描述的特定特徵、結構、材料、或特性包括於本案揭示內容的至少一個實施例中。因此，在整個說明書中各處出現的詞彙諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」不必然是指本案揭示內容的相同實施例。在一或多個實施例中，該特定的特徵、結構、材料或特性是以適合的方式組合。

儘管在此已參考特定實施例描述本案揭示內容，但應理解，這些實施例僅是說明本案揭示內容的原理和應用。對於熟悉此技術者而言，會明瞭在不脫離本案揭示內容的精神和範疇的情況下，可以對本案揭示內容的方法和設備進行各種修改和變化。因此，希望本案揭示內容包括在所附之申請專利範圍及其等效例的範疇內的修改和變化。

無

無

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

無。

Claims (18)

1. 一種形成接觸件（contact）的方法，該方法包括：沉積一功函數層，該功函數層包括不形成一矽化物的一材料。
2. 如請求項1所述之方法，其中該功函數層包括鈦與一金屬。
3. 如請求項2所述之方法，其中該鈦與該金屬形成一合金或一介金屬物質（intermetallic）。
4. 如請求項2所述之方法，其中該金屬包括鉍。
5. 如請求項2所述之方法，其中該金屬包括銦。
6. 如請求項2所述之方法，其中該金屬包括鋅。
7. 如請求項1所述之方法，其中該功函數層不形成氧化物。
8. 如請求項1所述之方法，其中該功函數層不形成氮化物。
9. 如請求項1所述之方法，其中該功函數層具有的一熔融溫度大於攝氏500度。
10. 一種半導體元件，包括：在一矽層上的一功函數層；及在該功函數層上的一金屬接觸件，該功函數層包括不形成一矽化物的一材料。
11. 如請求項10所述之元件，其中該功函數層包括鈦與一金屬。
12. 如請求項11所述之元件，其中該鈦與該金屬形成一合金或一介金屬物質。
13. 如請求項11所述之元件，其中該金屬包括鉍。
14. 如請求項11所述之元件，其中該金屬包括銦。
15. 如請求項11所述之元件，其中該金屬包括鋅。
16. 如請求項10所述之元件，其中該功函數層不形成氧化物。
17. 如請求項10所述之元件，其中該功函數層不形成氮化物。
18. 如請求項10所述之元件，其中該功函數層具有的一熔融溫度大於攝氏500度。