TWI389203B - 製造半導體元件之方法 - Google Patents
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Description
於此所討論的具體實施例之觀點係針對製造一半導體元件之方法，該半導體元件包括一場效電晶體以及一電阻元件。
近來的半導體元件中，一矽化技術已經被用以降低閘電極(gate electrode)以及源極與汲極區的電阻。
在該矽化技術中，一閘電極以及一源極與汲極區中的矽係被允許和一諸如鈷或鎳之高熔點金屬反應，以在該閘電極以及源極與汲極區上形成一金屬矽化物層。
在某些例子中，除了一場效電晶體之外，還有一電阻元件形成在一晶片上。在該電阻元件形成時，舉例來說，一多晶矽層(polycrystalline silicon layer)係在一諸如溝槽隔離區(trench isolation region)之元件隔離區上被圖案化。如此，該多晶矽層係在閘電極形成時圖案化多晶矽薄膜之同時被圖案化。然而，既然該多晶矽層是用來當作電阻元件，則在該圖案化多晶矽層上不應形成金屬矽化物層。
因此，日本早期專利公開案第2005-79290號討論一技術，其中由具有一厚度範圍在5奈米(nm)到20nm之間的氮化矽(SiN)薄膜以及具有一厚度為40nm的二氧化矽(SiO2
)薄膜所形成的一矽化物阻擋圖案(silicide block pattern)係形成在一多晶矽層上配置之金屬矽化物層上，以供用於形成一電阻元件時來防止一矽化物層的形成，如此提供了一電阻元件。
該SiN薄膜係在一源極與汲極區被摻雜一雜質後形成。如此，則沒有阻擋薄膜來防止一污染物、一具有大原子量之元素或在雜質摻雜中的群集離子的植入。一污染物可因此被植入一側壁間隔物(sidewall spacer)的表面。該污染降低了一側壁的絕緣電阻。
在一矽基板上的一自然氧化薄膜(natural oxidation film)或一阻擋薄膜可藉由，舉例來說，在一高熔點金屬沉澱在該矽基板上以形成一矽化物層之前，使用一氫氟酸(HF)溶液來濕蝕刻(wet etching)而被移除。該濕蝕刻可能過度地蝕刻該側壁間隔物。過度蝕刻會使該側壁間隔物變形，導致場效電晶體之寄生電阻(parasitic resistance)批次間(lot-to-lot)的差異。
此外，在濕蝕刻中，在該矽化物阻擋中之SiO2
薄膜的高蝕刻率可能導致蝕刻深度批次間的差異。這導致了在多晶矽層中形成一其中欲形成金屬矽化物層之區域時批次間的差異，且最終導致電阻元件之電阻批次間的差異。
該具體實施例之一目標為減少電阻元件之電阻的差異。
根據一具體實施例之觀點，製造一半導體元件之一方法包括在一半導體基板之上形成一傳導層，選擇性地移除該傳導層以供形成一電阻元件及一閘電極，在該餘留的傳導層之側壁之上形成數個側壁間隔物，在具有該等側壁間隔物的半導體基板之上形成一包含氮的第一絕緣薄膜，穿經該第一絕緣薄膜將離子植入該半導體基板，於穿經該第一絕緣薄膜將離子植入該半導體基板之後在該第一絕緣薄膜之上形成一包含氮的第二絕緣薄膜，以及選擇性地移除該第一及第二絕緣薄膜，俾使得該第一及第二絕緣薄膜的至少一部分會餘留在該半導體基板及該傳導層之上。
本發明的目標及優點將會藉由在申請專利範圍中特別指出的要素及組合來實現及獲得。
應被理解的是，前面的一般敘述及下面的詳細敘述兩者皆為示範及解釋用的，所主張之發明並不以此為限。
第1A-1B圖係為例示出根據一第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第2A-2B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第3A-3B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第4A-4B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第5A-5B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第6A-6B圖係為例示出根據一第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第7A-7B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第8A-8B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第9A-9B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第10A-10B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第11A-11B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
以下將敘述一第一具體實施例及一第二具體實施例。本發明技術並不限於這些具體實施例。
根據一第一具體實施例來製造一半導體元件的一過程將會參照第1至5圖來敘述如下。
首先，根據該第一具體實施例之一半導體元件700的結構將會參照第5B圖來敘述如下。
該半導體元件700包括在一p型矽基板100之上的一金屬絕緣(MIS)電晶體400、一電阻元件區域500以及一電阻元件區域510。該MIS電晶體400包括一配置在該p型矽基板100之上帶有一閘絕緣薄膜110插設其間的多矽閘電極120。該閘電極120設有側壁間隔物161。雜質區域130及181係配置在該p型矽基板100中閘電極120的兩側之上。矽化物層210係配置在該閘電極120以及該雜質區域181之上。該電阻元件區域500係配置在該p型矽基板100中。該電阻元件區域510係配置在一元件隔離區域141之上。
該電阻元件區域500係配置在該p型矽基板100中。一矽化物阻擋200係配置在該電阻元件區域500之上。該矽化物阻擋200包括氮化矽薄膜171及191。當作接觸區域的矽化物薄膜210係配置在該p型矽基板100中矽化物阻擋200的兩側之上。
該電阻元件區域510係配置在一元件隔離區域141之上。用於形成一電阻元件的一多矽圖案150係配置在該元件隔離區域141之上。該多矽圖案150係由多矽所形成。該多矽圖案150設有側壁間隔物161。一矽化物阻擋201係形成在該多矽圖案150之上。該矽化物阻擋201包括氮化矽薄膜172及192。當作接觸區域的矽化物薄膜210係配置在該多矽圖案150中矽化物阻擋201的兩側之上。
第1至5圖例示一根據該第一具體實施例來製造該半導體元件700之方法。
第1A圖例示用於形成一電阻元件時，一多矽圖案120以及一多矽圖案150的形成。在一p型矽基板100中的凹槽部(recessed portion)填滿一絕緣體以形成元件隔離區域140及141。一閘絕緣薄膜110可為一具有厚度範圍在1nm到10nm之間的氮氧化矽薄膜，其係藉由化學蒸氣沉積(CVD)及熱氮化作用而形成在該p型矽基板100之上。一沉積在該閘絕緣薄膜110之上的多矽薄膜被圖案化以形成一多矽圖案120，其係由一多晶矽薄膜所形成以形成該閘電極，且具有一厚度範圍在50nm到150nm之間以及寬度範圍在30nm到50nm之間。用於形成一電阻元件的一多矽圖案150係形成在該元件隔離區域141之上。該多矽圖案150係由多晶矽薄膜所形成。該閘絕緣薄膜110可由一諸如氧化鋯薄膜或氧化鉿薄膜之具有一高介電常數的絕緣材料所形成。該多矽圖案150可形成在該元件隔離區域141之上。
一雜質區域130係使用該多矽圖案120當作遮罩藉由離子植入而形成在該p型矽基板100上。舉例來說，該雜質區域130包含了一濃度在1 x 1020
cm-3
的p型雜質。該雜質區域130係形成在該p型矽基板100除了該元件隔離區域140及141之全部表面之上。抗蝕遮罩(resist mask)可形成在一電阻元件區域500及一電阻元件區域510之上，藉此該雜質區域130不會在其上形成。
第1B圖例示在該p型矽基板100之全部表面之上所形成的氧化矽薄膜160。該氧化矽薄膜160具有一厚度範圍在50nm到150nm之間。該氧化矽薄膜160可藉由CVD形成。
第2A圖例示在該多矽圖案120及該多矽圖案150的該等側邊之上所形成的側壁間隔物161。該等側壁間隔物161係藉由各向異性地(anisotropically)蝕刻該氧化矽薄膜160所形成。該等側壁間隔物161具有一寬度範圍在50nm到70nm之間。
第2B圖例示在該p型矽基板100之上所形成的氮化矽薄膜170，該p型矽基板100係具有該等側壁間隔物161在該多矽圖案120及該多矽圖案150之該等側邊上。較佳地，該氮化矽薄膜170係藉由使用二氯矽烷(SiH2
Cl2
)及氨氣在溫度為500℃或小於500℃之下的原子層沉積(ALD)所形成，藉此該雜質區域130係不會擴散。該氮化矽薄膜170可在如下述的雜質摻雜中當作一保護過濾層來使用。該保護過濾層防止一污染物的植入，舉例來說，由碳形成之污染物、一具有大原子量之元素，或在該雜質摻雜中的群集離子。較佳地，該氮化矽薄膜170具有一厚度範圍在1nm到5nm之間。具有一厚度低於1nm之氮化矽薄膜170可能不能防止一污染物的植入。具有一厚度高於5nm之氮化矽薄膜170不僅會防止一污染物的植入，而且也會防止雜質摻雜。
第3A圖例示藉由穿經該氮化矽薄膜170之離子植入而於該p型矽基板100中所形成的雜質區域181及雜質區域182。如箭頭180所指，一為磷或砷之n型雜質係使用該多矽圖案120及該等側壁間隔物161當作遮罩而被植入該p型矽基板100中以形成該雜質區域181及雜質區域182。在磷植入中，其加速能量(acceleration energy)範圍從1keV到10keV，且其劑量範圍從1 x 1015
/cm2
到2 x 1016
/cm2
。在砷植入中，其加速能量範圍從1keV到30keV，且其劑量範圍從1 x 1015
/cm2
到2 x 1016
/cm2
。該雜質區域181及雜質區域182係從該p型矽基板100之表面延伸20nm到100nm。
或者，該雜質區域182可藉由使用形成在欲形成一MIS電晶體400之一區域之上之一抗蝕遮罩在欲形成一電阻元件之一區域中植入一p型雜質硼而形成。在硼植入中，其加速能量範圍從1keV到5keV，且其劑量範圍從1 x 1015
/cm2
到5 x 1015
/cm2
。該雜質區域182從該p型矽基板100表面的深度範圍從20nm到100nm。
第3B圖例示雜質在該雜質區域181及該雜質區域182中藉由一短時間熱處理後的活性化。該熱處理較佳為約為一秒的快速熱退火(RTA)，其排除加熱到一溫度以及從一溫度冷卻所需的時間，舉例來說，該溫度係在900℃到1025℃的範圍之間。
第4A圖例示在該經離子植入的氮化矽薄膜170之上所形成的氮化矽薄膜190。較佳地，該氮化矽薄膜190具有一厚度範圍在20nm到30nm。較佳地，該氮化矽薄膜190係藉由使用二氯矽烷(SiH2
Cl2
)及氨氣在一溫度為500℃或小於500℃之下的ALD方法所形成，藉此該雜質區域130係不會擴散。
第4B圖例示用於形成一電阻元件時，在該p型矽基板100中電阻元件區域500之上所形成的矽化物阻擋200以及在該多矽圖案150中電阻元件區域510之上所形成的矽化物阻擋201。首先，一光阻(photoresist)(未被例示)係形成在該p型矽基板100中電阻元件區域500之上之氮化矽薄膜190之上。一光阻(未被例示)也形成在該多矽圖案150中電阻元件區域510之上之氮化矽薄膜190之上。繼而，該氮化矽薄膜170及氮化矽薄膜190之全部表面係被各向異性地蝕刻以形成該矽化物阻擋200及矽化物阻擋201。該矽化物阻擋200係由氮化矽薄膜171及氮化矽薄膜191所形成。該矽化物阻擋201係由氮化矽薄膜172及氮化矽薄膜192所形成。繼而，該等光阻(未被例示)係從該矽化物阻擋200及矽化物阻擋201移除。
較佳地，該氮化矽薄膜170及氮化矽薄膜190之全體厚度範圍在10nm到35nm之間。當該全體薄膜厚度小於10nm時，該矽化物阻擋200及矽化物阻擋201係在下述移除一自然氧化物薄膜的過程中被移除。當該全體薄膜厚度大於35nm時，因為該MIS電晶體400的較高集成(higher integration)，在該等側壁間隔物161之間的距離約為30nm。如此，在下述移除一自然氧化物薄膜的過程中，即使該矽化物阻擋200及矽化物阻擋201被蝕刻，用於形成一電阻元件時，一欲形成接觸區域之區域可能不會形成在該p型矽基板100及該多矽圖案150之上。
第5A圖例示一餘留在該p型矽基板100之上的自然氧化薄膜的移除。該p型矽基板100的表面係藉由使用一氫氟酸溶液的濕蝕刻而氫終結(hydrogen-terminated)。
該等側壁間隔物161、該矽化物阻擋200及矽化物阻擋201係藉由氫氟酸溶液被蝕刻。藉由氫氟酸形成該矽化物阻擋200及矽化物阻擋201的氮化矽蝕刻率與藉由氫氟酸形成該等側壁間隔物161的氧化矽蝕刻率，其比率可為1:2.5。舉例來說，該等側壁間隔物161的厚度藉由濕蝕刻從50nm減少到25nm。舉例來說，該矽化物阻擋200及該矽化物阻擋201的厚度藉由濕蝕刻從20nm減少到10nm。如此，在濕蝕刻之後，用於形成一電阻元件時，即使只具有一小厚度，該矽化物阻擋200及矽化物阻擋201會餘留在該p型矽基板100中欲形成一電阻元件之一區域之上以及餘留在該多矽圖案150中欲形成一電阻元件之一區域上。
第5B圖例示在作為閘電極120之該多矽圖案120之上與在該p型矽基板100之上以及在該電阻元件區域510中欲形成一接觸區域的區域之上之數個矽化物層210的形成。
舉例來說，具有厚度為8nm的一鈷薄膜係形成在該p型矽基板100的全部表面之上，且該薄膜經溫度在450℃達30秒的熱處理。繼而，未反應的鈷被移除。如此，該等矽化物層210係形成在該閘電極120以及該雜質區域181之上。以同樣的方式，用於形成一電阻元件時，該等矽化物層210係形成在該多矽圖案150中欲形成一接觸區域的區域之上。鎳可被用來代替鈷。
一接觸蝕刻終止層(CESL)(未被例示)，舉例來說，由氮化矽薄膜所形成者，及一介層絕緣薄膜(interlayer insulating film)(未被例示)係接著被沉積。該CESL控制了在該等矽化物層之上的蝕刻。在該介層絕緣薄膜被平坦化之後，形成數個接觸洞(contact holes)以及數個接觸插頭(contact plugs)。然後形成一佈線層(wiring layer)。經由這些過程來完成該半導體元件700。
根據第一具體實施例之該半導體元件700中，雜質摻雜係穿經該第一絕緣薄膜執行，該第一絕緣薄膜即為該氮化矽薄膜171。這防止了一污染物進入該等側壁間隔物161。此外，該氮化矽薄膜171及氮化矽薄膜191係層疊以形成該矽化物阻擋200及矽化物阻擋201。這排除了在移除一自然氧化薄膜之前移除該氮化矽薄膜171的需要，如此防止了該等側壁間隔物161在厚度上的削減。這防止了場效電晶體之寄生電阻批次間的差異。此外，在移除一自然氧化物薄膜的過程中，形成該矽化物阻擋201的氮化矽比二氧化矽具有較高的蝕刻阻抗。如此，該矽化物阻擋201的寬度可被適當地控制。根據第一具體實施例之製造一半導體元件之方法可因此減少一電阻元件之電阻批次間的差異。
根據一第二具體實施例之製造一半導體元件701的一過程將會參照第6至11圖來敘述如下。
首先，根據該第二具體實施例之一半導體元件701的結構將會參照第11B圖來敘述如下。與第一具體實施例中相同的組件係藉由相同的參考數字表示，且將不會進一步敘述。
該半導體元件701包括在一p型矽基板100之上的一MIS電晶體401、一電阻元件區域500以及一電阻元件區域511。該MIS電晶體401包括在一閘電極120兩側之上之L狀的第一側壁間隔物221及第二側壁間隔物231。該等第一側壁間隔物221係由氧化矽所形成。該等第二側壁間隔物231係由氮化矽所形成。
一電阻元件區域511係配置在一元件隔離區域141之上。用於形成一電阻元件時的一多矽圖案150係在其兩側上設有L狀的第一側壁間隔物221及第二側壁間隔物231。該等第一側壁間隔物221係由氧化矽所形成。該等第二側壁間隔物231係由氮化矽所形成。
第6至11圖例示一根據該第二具體實施例來製造該半導體元件701之方法。
如在第1A圖中，第6A圖例示用於形成一電阻元件時，一多矽圖案120以及一多矽圖案150的形成。
第6B圖例示在該p型矽基板100之全部表面之上所形成的氧化矽薄膜220以及氮化矽薄膜230。舉例來說，該氧化矽薄膜220具有一厚度為10nm，且該氮化矽薄膜230具有一厚度為20nm。該氧化矽薄膜220以及該氮化矽薄膜230可藉由CVD形成。
第7A圖例示在該多矽圖案120及該多矽圖案150的該等側邊之上所形成的該等第一側壁間隔物221及該等第二側壁間隔物231。該等第一及第二側壁間隔物221及231係藉由各向異性地蝕刻該氧化矽薄膜220及該氮化矽薄膜230而形成。一第一側壁間隔物221及一第二側壁間隔物231之全體寬度範圍在50nm到70nm之間。
第7B圖例示在該p型矽基板100之全部表面之上所形成的氧化矽薄膜240。舉例來說，該氧化矽薄膜240具有一厚度為20nm。該氧化矽薄膜240可藉由CVD形成。
第8A圖例示在該等第一側壁間隔物221及該等第二側壁間隔物231的該等側邊之上所形成的第三側壁間隔物241。該等第三側壁間隔物241係藉由各向異性地蝕刻該氧化矽薄膜240而形成。舉例來說，該等第三側壁間隔物241具有一寬度為20nm。
如在第2B圖中，第8B圖例示在該p型矽基板100之全部表面之上所形成的氮化矽薄膜170。該氮化矽薄膜170可在雜質摻雜中當作一保護過濾層。
如在第3A圖中，第9A圖例示藉由穿經該氮化矽薄膜170之離子植入而在該p型矽基板100中所形成的雜質區域181及雜質區域182。該雜質區域181及該雜質區域182係使用該多矽圖案120、該等第一側壁間隔物221、該等第二側壁間隔物231以及該等第三側壁間隔物241當作遮罩將n型雜質，磷或砷，植入該p型矽基板100中而形成。
如在第3B圖中，第9B圖例示雜質在該雜質區域181及該雜質區域182中藉由一短時間熱處理後的活性化。較佳地，該熱處理為約為一秒的RTA，其排除加熱到一溫度以及從一溫度冷卻所需的時間，舉例來說，該溫度係在900℃到1025℃的範圍之間。
如在第4A圖中，第10A圖例示在該氮化矽薄膜170之上所形成的氮化矽薄膜190。
如在第4B圖中，第10B圖例示用於形成一電阻元件時，在該p型矽基板100中電阻元件區域500之上所形成的矽化物阻擋200以及在該多矽圖案150中電阻元件區域511之上所形成的矽化物阻擋201。
第11A圖例示餘留在該p型矽基板100之上之一自然氧化薄膜的移除。該p型矽基板100的表面藉由使用氫氟酸溶液的濕蝕刻而氫終結。該等第三側壁間隔物241、該矽化物阻擋200及該矽化物阻擋201係藉由氫氟酸溶液蝕刻。該等第三側壁間隔物241係藉由濕蝕刻移除，因此該等第二側壁間隔物231被暴露出來。舉例來說，該矽化物阻擋200及該矽化物阻擋201的厚度藉由濕蝕刻從20nm減少到10nm。如此，該等第一側壁間隔物221及該等第二側壁間隔物231餘留在該多矽圖案120的側邊之上，因此防止了該閘電極120絕緣特性的變質(deterioration)。
如在第5B圖中，第11B圖例示在作為閘電極120之該多矽圖案120之上與在該p型矽基板100之上以及在該電阻元件區域511中配置在該多矽圖案150之上之一欲形成接觸區域的區域之上之數個矽化物層210的形成。
如在第一具體實施例中，一CESL(未被例示)，舉例來說，由氮化矽薄膜所形成者，及一介層絕緣薄膜(未被例示)係接著被沉積。在該介層絕緣薄膜被平坦化之後，形成數個接觸洞以及數個接觸插頭。然後形成一佈線層。經由這些過程來完成該半導體元件701。
根據第二具體實施例之半導體元件701中，當餘留在該p型矽基板100之上的自然氧化薄膜藉由濕蝕刻被移除時，該等第三側壁間隔物241也被移除，且該等第二側壁間隔物231被暴露出來。如此，餘留在該閘電極120側邊之上的該等第一側壁間隔物221及該等第二側壁間隔物231可維持其厚度。這防止了該閘電極120絕緣特性的變質，因此防止了一場效電晶體之寄生電阻批次間的差異。
於此陳述之所有的範例及條件性用語，其本意係供教學之用以幫助讀者了解具體實施例及發明者貢獻使該技術能更進一步的概念，且係欲理解為不限於對上述特別陳述之範例及條件，在上述說明書中的範例組織亦不限於關於一具體實施例之優勢與劣勢的說明。雖然該等具體實施例已被詳細的敘述，應被理解的是，關於本發明可做各種改變、替換及修改而不會背離本發明的精神及範圍。
100．．．p型矽基板
110．．．閘絕緣薄膜
120．．．閘電極(多矽圖案)
130．．．雜質區域
140、141．．．元件隔離區域
150．．．多矽圖案
160．．．氧化矽薄膜
161．．．側壁間隔物
170、171、172．．．氮化矽薄膜
180．．．箭頭
181、182．．．雜質區域
190、191、192．．．氮化矽薄膜
200、201．．．矽化物阻擋
210．．．矽化物層
220．．．氧化矽薄膜
221．．．第一側壁間隔物
230．．．氮化矽薄膜
231．．．第二側壁間隔物
240．．．氧化矽薄膜
241．．．第三側壁間隔物
400、401．．．金屬絕緣電晶體
500、510、511．．．電阻元件區域
第1A-1B圖係為例示出根據一第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第2A-2B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第3A-3B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第4A-4B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第5A-5B圖係為例示出根據該第一具體實施例來製造n型MIS電晶體700之一方法的橫截面圖。
第6A-6B圖係為例示出根據一第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第7A-7B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第8A-8B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第9A-9B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第10A-10B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
第11A-11B圖係為例示出根據該第二具體實施例來製造n型MIS電晶體701之一方法的橫截面圖。
100．．．p型矽基板
110．．．閘絕緣薄膜
120．．．閘電極(多矽圖案)
130．．．雜質區域
140、141．．．元件隔離區域
150．．．多矽圖案
161．．．側壁間隔物
171、172．．．氮化矽薄膜
181、182．．．雜質區域
191、192．．．氮化矽薄膜
200、201．．．矽化物阻擋
210．．．矽化物層
400．．．金屬絕緣電晶體
500、510．．．電阻元件區域
Claims (7)
- 一種製造一半導體元件之方法，其包含：在一半導體基板之上形成一傳導層；選擇性地移除該傳導層以供形成一電阻元件及一閘電極；在餘留傳導層之側壁之上形成數個側壁間隔物；在具有該等側壁間隔物的該半導體基板之上形成一包含氮的第一絕緣薄膜；穿經該第一絕緣薄膜將離子植入該半導體基板；於穿經該第一絕緣薄膜將離子植入該半導體基板之後，在該第一絕緣薄膜之上形成一包含氮的第二絕緣薄膜；以及選擇性地移除該第一及該第二絕緣薄膜俾使得該第一及該第二絕緣薄膜的至少一部分會餘留在該半導體基板及該傳導層之上。
- 如申請專利範圍第1項之方法，其中在具有該等側壁間隔物的該半導體基板之上形成該包含氮的第一絕緣薄膜係實現藉此該第一絕緣薄膜的厚度範圍係形成在1nm到5nm之間。
- 如申請專利範圍第1項之方法，其中該第一絕緣薄膜係藉由原子層沉積方法所形成。
- 如申請專利範圍第1項之方法，其更包含在該半導體基板及該餘留傳導層之上之藉由該第一及該第二絕緣薄膜所暴露出的部分形成一矽化物層。
- 如申請專利範圍第1項之方法，其中該等側壁間隔物包括氧化矽，且該第一及該第二絕緣薄膜包括氮化矽。
- 如申請專利範圍第1項之方法，其中在該餘留傳導層之該等側壁之上形成數個側壁間隔物係藉由在該餘留傳導層之該等側壁之上形成數個第一側壁間隔物，以及在該等第一側壁間隔物之上形成數個第二側壁間隔物來實施，對於供蝕刻該等第一側壁間隔物之用的蝕刻劑來說，該等第二側壁間隔物具有的蝕刻阻抗特性較高於該等第一側壁間隔物具有的蝕刻阻抗特性。
- 如申請專利範圍第6項之方法，其中該等第一側壁間隔物包括氧化矽，且該等第二側壁間隔物包括氮化矽。
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|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |