JP6245593B1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6245593B1
JP6245593B1 JP2017541989A JP2017541989A JP6245593B1 JP 6245593 B1 JP6245593 B1 JP 6245593B1 JP 2017541989 A JP2017541989 A JP 2017541989A JP 2017541989 A JP2017541989 A JP 2017541989A JP 6245593 B1 JP6245593 B1 JP 6245593B1
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
interface layer
data
underlayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017541989A
Other languages
English (en)
Other versions
JPWO2018042541A1 (ja
Inventor
渡部 平司
平司 渡部
高寛 山田
高寛 山田
幹人 野▲崎▼
幹人 野▲崎▼
卓治 細井
卓治 細井
志村 考功
考功 志村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Osaka University NUC
Original Assignee
Osaka University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osaka University NUC filed Critical Osaka University NUC
Application granted granted Critical
Publication of JP6245593B1 publication Critical patent/JP6245593B1/ja
Publication of JPWO2018042541A1 publication Critical patent/JPWO2018042541A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241III-V semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02389Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02483Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置(100)は、下地層(10)と、界面層(20)と、堆積層(30)とを備える。下地層(10)は、ガリウムを有する窒化物半導体を含む。界面層(20)は、下地層(10)に隣接する。界面層(20)は、酸化ガリウムを含む。堆積層(30)は、界面層(20)に隣接する。堆積層(30)は、界面層(20)よりもバンドギャップが大きい。界面層(20)は結晶性を有することが好ましい。界面層(20)はα相Ga2O3を有することが好ましい。

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
SiCからなるSiC半導体が知られている(例えば、特許文献1)。また、近年、SiC半導体の性能を上回るパワーデバイス用材料として、GaN半導体が注目されている。GaN基板の表面にシリコン酸化膜(SiO2)のような絶縁体薄膜を堆積して、MOS構造を形成している。
特開2014−99495号公報
しかしながら、GaN半導体上に高品質な絶縁膜を形成することは困難であった。したがって、GaN半導体と絶縁膜との界面電気特性に問題があった。
本発明は上記課題に鑑みてなされたものであり、その目的は界面電気特性の良い半導体装置および半導体製造装置を提供することにある。
本発明による半導体装置は、下地層と、界面層と、堆積層とを備える。前記下地層は、ガリウムを有する窒化物半導体を含む。前記界面層は、前記下地層に隣接する。前記界面層は、酸化ガリウムを含む。前記堆積層は、前記界面層に隣接する。前記堆積層は、前記界面層よりもバンドギャップが大きい。
ある実施形態において、前記界面層は結晶性を有する。
ある実施形態において、前記界面層はα相Ga23を有する。
ある実施形態において、前記界面層はβ相Ga23をさらに有する。前記界面層の体積のうち前記α相Ga23の体積が占める割合は、前記β相Ga23が占める割合よりも大きい。
ある実施形態において、前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している。
ある実施形態において、前記界面層の厚さは、0よりも大きく10nm以下である。
ある実施形態において、前記界面層の厚さは、前記堆積層の厚さよりも薄い。
ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、0よりも大きく5nm以下である。
ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、0よりも大きく1nm以下である。
本発明による半導体装置の製造方法は、ガリウムを有する窒化物半導体を含む下地層を用意する工程と、処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、前記界面層よりもバンドギャップが大きい堆積層を形成する工程とを包含する。
ある実施形態において、前記処理は酸化処理を含む。
ある実施形態において、前記酸化処理は、800℃以上1000℃以下の温度におけるドライ酸化処理と、酸素分子以外の酸化剤による酸化処理と、活性酸素を用いたラジカル酸化処理と、溶液中における酸化処理と、室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか1つを行う。
ある実施形態において、前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成する。前記堆積層は、前記界面層を形成した後に形成される。
ある実施形態において、前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成する。前記界面層は、前記堆積層を形成した後に形成される。
ある実施形態において、前記処理は、スパッタリングを含む。
本発明の半導体装置によれば、半導体と絶縁膜との界面電気特性を向上させることができる。
本発明の実施形態に係る半導体装置を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法示す断面図である。 本発明の実施形態に係る半導体装置のX線回折スペクトルを示す図である。 (a)は、下地層および界面層の原子間力顕微鏡像を示す写真である。(b)は、下地層および界面層を示す断面図である。(c)は、下地層の原子間力顕微鏡像を示す写真である。(d)は、下地層を示す断面図である。 本発明の実施形態に係る半導体装置のX線回折スペクトルを示す図である。 本発明の実施形態に係る半導体装置のCV特性を示す図である。 本発明の実施形態に係る半導体装置のX線回折スペクトルを示す図である。 (a)および(b)は、XPS分析の結果を示す図である。 (a)および(b)は、XPS分析の結果を示す図である。 界面層の表面の原子間力顕微鏡像を示す写真である。 熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 熱酸化処理の温度と酸化膜との膜厚の関係を示す図である。 XPS分析の結果を示す図である。 本発明の実施形態に係る半導体装置のCV特性を示す図である。 (a)および(b)は、界面層の表面の原子間力顕微鏡像を示す写真である。 スパッタリング処理によって形成した界面層を形成した半導体装置のCV特性を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。
図1を参照して、本発明の実施形態に係る半導体装置100について説明する。図1は、本発明の実施形態に係る半導体装置100を示す断面図である。
図1に示すように、半導体装置100は、下地層10と、界面層20と、堆積層30と、電極層40とを備える。
下地層10は、窒化物半導体を含む。窒化物半導体はガリウム(Ga)を有する。窒化物半導体は、例えば、ガリウムナイトライド(GaN)基板または窒化アルミニウムガリウム(AlGaN)基板である。本実施形態では、下地層10は、シリコン(Si)基板上にガリウムナイトライド(GaN)を形成した基板である。本明細書において、シリコン(Si)基板上にガリウムナイトライド(GaN)を形成した基板をGaN/Si基板と記載することがある。
界面層20は、下地層10に隣接する。界面層20は、酸化ガリウム(Ga23)を含む。なお、界面層20は、さらに酸化窒素(NO)を含んでもよい。界面層20の厚さd1は、例えば、0よりも大きく10nm以下である。好ましくは、界面層20の厚さd1は、例えば、0よりも大きく5nm以下である。より好ましくは、界面層20の厚さd1は、例えば、0よりも大きく1nm以下である。界面層20の厚さd1は、堆積層30の厚さd2よりも薄いことが好ましい。例えば、界面層20の厚さd1が5nmであり、堆積層30の厚さd2が15nmである。
堆積層30は、界面層20に隣接する。堆積層30は、界面層20よりもバンドギャップが大きい。堆積層30は、例えば、酸化珪素(SiO2)、酸化アルミニウム(Al23)または酸化ハフニウム(HfO2)を含む。堆積層30は、絶縁膜として機能する。したがって、堆積層30のバンドギャップと界面層20のバンドギャップとの差分は大きいことが好ましい。堆積層30の酸化ガリウム(Ga23)のバンドギャップは、約4.9eVである。したがって、堆積層30のバンドギャップは、例えば、6.0eV以上であることが好ましい。このため、堆積層30は、バンドギャップが約8.9eVである酸化珪素(SiO2)またはバンドギャップが約7.0〜8.0eVである酸化アルミニウム(Al23)を含むことが好ましい。
電極層40は、第1電極層42と第2電極層44とを有する。第1電極層42は、堆積層30に隣接する。第1電極層42は、例えば、ニッケルである。第2電極層44は、下地層10に隣接する。第2電極層44は、例えば、アルミニウムである。
図1を参照して説明したように、半導体装置100は、下地層10と堆積層30との間に酸化ガリウムを含む界面層20を備える。したがって、半導体と絶縁膜との界面電気特性を向上させることができる。例えば、CVカーブの周波数分散を抑制することができる。また、リーク電流を抑制することができる。その結果、半導体装置100は、パワー半導体に好適に用いられる。
図2を参照して、本発明の実施形態に係る半導体装置100の製造方法について説明する。図2は、本発明の実施形態に係る半導体装置100の製造方法示す断面図である。
図2(a)に示すように、下地層10を用意する。
図2(b)に示すように、処理によって下地層10の表面に界面層20を形成する。界面層20は、酸化ガリウム(Ga23)を含む。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、800℃以上1000℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、30分である。
図2(c)に示すように、堆積層30を形成する。本実施形態では、堆積層30は、界面層20に隣接するように形成される。堆積層30は、界面層20よりもバンドギャップが大きい。その後、電極層40が形成される。詳しくは、堆積層30に隣接するように第1電極層42が形成される。また、下地層10に隣接するように第2電極層44が形成される。
図3を参照して界面層20は、結晶性を有することが好ましいことについて説明する。界面層20は、結晶性を有することが好ましい。図3は、本発明の実施形態に係る半導体装置100のX線回折スペクトルを示す図である。図3において、横軸は回折角を示し、縦軸は、回折強度(任意単位)を示す。P1はSi(220)に対応するブラッグ角を示し、P2はGaN(11−20)に対応するブラッグ角を示し、P3はβ−Ga23(020)に対応するブラック角を示し、P4はα−Ga23(30−30)に対応するブラック角を示す。データL1は、熱酸化処理をしなかった場合のX線回折スペクトルのデータを示す。データL2、データL3、データL4、データL5およびデータL6は、それぞれ、温度700℃、800℃、850℃、900℃および1000℃で熱酸化処理をした場合のX線回折スペクトルのデータを示す。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
図3に示すように、β相Ga23の回折ピークP3に加えて、α相Ga23の回折ピークP4が確認できる。熱酸化により形成した酸化ガリウム(Ga23)の結晶は、一般にβ相であることが知られている。一方、発明者の長年の研究によって半導体装置100の酸化ガリウム(Ga23)の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層20は、α相Ga23とβ相Ga23とを有する。また、図3に示すように、α相Ga23の回折ピークP4の回折強度は、β相Ga23の回折ピークP3の回折強度よりも大きい。したがって、界面層20の体積のうちα相Ga23の体積が占める割合は、β相Ga23が占める割合よりも大きい。
また、α相Ga23の回折ピークP4は、データL4から確認することができた。
図4を参照して、界面層20の酸化ガリウム(Ga23)の結晶方位は、下地層10の窒化物半導体の結晶方位と整合していることが好ましいことについて説明する。図4(a)は、下地層10および界面層20の原子間力顕微鏡(Atomic Force Microscope:AFM)像を示す写真である。図4(c)は、下地層10の原子間力顕微鏡像を示す写真である。図4(b)は、下地層10および界面層20を示す断面図である。図4(d)は、下地層10を示す断面図である。図4(a)は、900℃で下地層10を熱酸化処理した試料の写真である。図4(c)は、図4(a)に示した試料に対して、フッ化水素酸でエッチング処理をした試料の写真である。
図4(a)において、酸化ガリウム結晶(Ga23)22を鎖線で囲っている。図4(a)に示すように、酸化ガリウム結晶(Ga23)22は、三角形をしている。また、図4(a)に示すように酸化ガリウム結晶(Ga23)22は、所定の方向に沿って形成されている。
また、図4(c)において、黒く表れている箇所を鎖線で囲っている。図4(c)において、図4(a)において鎖線で囲った部分、すなわち、酸化ガリウム結晶(Ga23)22とほぼ同じ大きさのピット24が形成されている。したがって、鎖線で囲まれた部分は、エッチング処理をする前に酸化ガリウム結晶(Ga23)22が載っていた箇所に対応する。図4(c)に示すように、鎖線で囲まれた箇所も、所定の方向に沿って形成されている。
すなわち、下地層10の窒化物半導体の結晶方位と、界面層20の酸化ガリウム(Ga23)の結晶方位とがランダムであるのではなく、ある一定の結晶方位関係を有して接している。
以上、図4(a)〜図4(d)に示した結果から、酸化ガリウム(Ga23)は、下地層10の結晶構造を反映して面内方向に配向成長していることが示唆される。
図5は、本発明の実施形態に係る半導体装置100のX線回折スペクトルを示す図である。図5は、半導体装置100を回転させてX線回折スペクトルを測定している。図5において、横軸は半導体装置100の回転角度を示し、縦軸は、回折強度(任意単位)を示す。P5a〜P5fは、α相Ga23の回折ピークを示す。
図5に示すように、P5aの回転角度は約30度であり、P5bの回転角度は約90度であり、P5cの回転角度は約150度であり、P5dの回転角度は約210度であり、P5e回転角度は約270度であり、P5fの回転角度は約330度である。すなわち、回転角度が60度間隔でα相Ga23の回折ピークがあらわれる。したがって、図5に示した結果からも、酸化ガリウム(Ga23)は、下地層10の結晶構造を反映して面内方向に配向成長していることが示唆される。
図1〜図5を参照して説明した半導体装置100では、下地層10は、シリコン(Si)基板上にガリウムナイトライド(GaN)を形成した基板であったが、下地層10は、ガリウムナイトライド(GaN)基板上にガリウムナイトライド(GaN)を形成した基板であってもよい。本明細書において、ガリウムナイトライド(GaN)基板上にガリウムナイトライド(GaN)を形成した基板を自立GaN基板と記載することがある。
図6を参照して、本発明の実施形態に係る半導体装置100のCV特性について説明する。図6は、本発明の実施形態に係る半導体装置100のCV特性を示す図である。図6(a)〜図6(c)において、横軸はゲート電圧を示し、縦軸は容量を示す。
図6(a)〜図6(c)において、データL11(二点鎖線)は測定周波数1MHzのデータであり、データL12(鎖線)は測定周波数100kHzのデータであり、データL13(一点鎖線)は測定周波数10kHzのデータであり、データL14(実線)は測定周波数1kHzのデータである。図6(a)は、熱酸化処理を施していない半導体装置のデータを示し、図6(b)は、800℃で熱酸化処理をした半導体装置100のデータを示し、図6(c)は900℃で熱酸化処理をした半導体装置100のデータを示す。なお、図6(a)〜図6(c)において、図が煩雑になるのを避けるため、負から正方向に測定してCVカーブのみを示している。
図6(a)に示すように、熱酸化処理を施していない半導体装置では、周波数分散が顕著に見られる。また、コンダクタンス法から求めた界面欠陥密度は、2.5×1012cm-2eV-1と見積もられる。
図6(b)に示すように、800℃で熱酸化処理をした半導体装置100では、図6(a)に示した熱酸化処理を施していない半導体装置100に比べて、周波数分散が減少している。また、コンダクタンス法から求めた界面欠陥密度は、1.2×1012cm-2eV-1と見積もられる。
図6(c)に示すように、900℃で熱酸化処理をした半導体装置100では、周波数分散がほとんど見られなくなった。また、コンダクタンス法から求めた界面欠陥密度は、1.5×1011cm-2eV-1と見積もられる。
以上、図6を参照して説明したように、800℃、900℃で熱酸化処理をした試料では、周波数分散が徐々に減少しており、下地層10と堆積層30との間に界面層20を挿入することによって、界面特性が向上していることが確認できた。また、900℃で熱酸化処理することによって、周波数分散が大きく減少することが確認できた。また、900℃で熱酸化処理することによって、界面欠陥密度が1.5×1011cm-2eV-1と小さくなり界面特性が向上していることが確認できた。
図7を参照して、本発明の実施形態に係る半導体装置100についてさらに説明する。図7は、本発明の実施形態に係る半導体装置100のX線回折スペクトルを示す図である。図7は、下地層10が、自立GaNの場合のX線回折スペクトルを示す図である。図7において、横軸は回折角を示し、縦軸は、回折強度(任意単位)を示す。P2はGaN(11−20)に対応するブラッグ角を示し、P3はβ−Ga23(020)に対応するブラック角を示し、P4はα−Ga23(30−30)に対応するブラック角を示す。データL21は、熱酸化処理をしなかった場合のX線回折スペクトルのデータを示す。データL22およびデータL23は、それぞれ、温度900℃および1000℃で熱酸化処理をした場合のX線回折スペクトルのデータを示す。
図7に示すように、β相Ga23の回折ピークP3に加えて、α相Ga23の回折ピークP4が確認できる。図3を参照して説明した下地層10がGaN/Siの場合と同様に、半導体装置100の酸化ガリウム(Ga23)の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層20は、α相Ga23とβ相Ga23とを有する。また、図7に示すように、α相Ga23の回折ピークP4の回折強度は、β相Ga23の回折ピークP3の回折強度よりも大きい。したがって、界面層20の体積のうちα相Ga23の体積が占める割合は、β相Ga23が占める割合よりも大きい。
図8を参照して、熱酸化によるGa2p3/2スペクトルのケミカルシフトについて説明する。図8(a)および図8(b)は、XPS分析の結果を示す図である。図8(a)は、半導体装置100において、下地層10がGaN/Si基板である場合のXPS分析の結果を示す。図8(b)は、半導体装置100において、下地層10が自立GaN基板である場合のXPS分析の結果を示す。図8において、横軸は結合エネルギーを示し、縦軸は強度(任意単位)を示す。
図8(a)において、データL31は、熱酸化処理をしなかった場合のGa2p3/2スペクトルのデータを示す。データL32、データL33、データL34、データL35、データL36およびデータL37は、それぞれ、温度700℃、750℃、800℃、850℃、900℃および1000℃で熱酸化処理をした場合のGa2p3/2スペクトルのデータを示す。図8(b)において、データL41は、熱酸化処理をしなかった場合のGa2p3/2スペクトルのデータを示す。データL42、データL43およびデータL44は、それぞれ、温度800℃、900℃および1000℃で熱酸化処理をした場合のGa2p3/2スペクトルのデータを示す。
図8(a)に示すように、熱酸化処理の温度の増加に伴って、Ga2p3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と1000℃で熱酸化処理をした場合のシフト量S1は、約0.4eVである。
同様に、図8(b)に示すように、熱酸化処理の温度の増加に伴って、Ga2p3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と1000℃で熱酸化処理をした場合のシフト量S2は、約0.4eVである。
以上、図8を参照して説明したように、半導体装置100において、下地層10がGaN/Si基板である場合、および、下地層10が自立GaN基板である場合、共にケミカルシフトの量は約0.4eVであり近い値になった。
図9を参照して、下地層10がGaN/Si基板である場合と、下地層10が自立GaN基板である場合との酸化速度の違いを説明する。図9(a)および図9(b)は、XPS分析の結果を示す図である。図9(a)は、温度800℃で熱酸化処理をした場合のGa2p3/2スペクトルのデータを示す。図9(b)は、温度900℃で熱酸化処理をした場合のGa2p3/2スペクトルのデータを示す。図9(a)および図9(b)において、データL51は下地層がGaN/Si基板である場合のGa2p3/2スペクトルのデータを示し、データL52は下地層10が自立GaN基板である場合のGa2p3/2スペクトルのデータを示す。図9(a)および図9(b)において、横軸は結合エネルギーを示し、縦軸は強度(任意単位)を示す。
図9(a)および図9(b)のいずれの結果も、下地層10がGaN/Si基板のGa2p3/2スペクトル(データL51)が、下地層10が自立GaN基板のGa2p3/2スペクトル(データL52)よりも高エネルギー側にシフトしている。この事は、同じ熱酸化温度でも、下地層10がGaN/Si基板の方が、下地層10が自立GaN基板よりも酸化の進行が速いことを示している。この酸化の進行の違いは、基板の欠陥密度の違いによる。
図10および図11を参照して、界面層20の表面粗さについて説明する。図10は、界面層20の表面の原子間力顕微鏡(Atomic Force Microscope:AFM)像を示す写真である。図10において、上段の写真(写真A1〜写真A6)は下地層10がGaN/Si基板のAFM像の写真であり、下段の写真(写真B1〜B4)は下地層10が自立GaN基板のAFM像の写真である。
写真A1は、熱酸化処理をしなかった場合の界面層20の表面のAFM像の写真である。写真A2、写真A3、写真A4、写真A5および写真A6は、それぞれ、温度700℃、800℃、850℃、900℃および1000℃で熱酸化処理をした場合の界面層20の表面のAFM像の写真である。写真B1は、熱酸化処理をしなかった場合の界面層20の表面のAFM像の写真である。写真B2、写真B3および写真B4は、それぞれ、温度800℃、900℃および1000℃で熱酸化処理をした場合の界面層20の表面のAFM像の写真である。
下地層10がGaN/Si基板の場合、写真A1および写真A2に示すように、下地層10がGaN/Si基板の界面層20の表面には欠陥52が存在する。写真A3に示すように、温度800℃で熱酸化されると、欠陥52で優先的に酸化ガリウム(Ga23)54が形成される。写真A3〜写真A6に示すように、熱酸化の温度の上昇に伴って、酸化ガリウム(Ga23)54は粒状に成長する。界面層20の表面粗さの二乗平方根(RMS)は、熱酸化処理をしなかった場合、0.31nmである。界面層20の表面粗さの二乗平方根(RMS)は、温度700℃、800℃、850℃、900℃および1000℃で熱酸化処理をした場合、それぞれ、0.45nm、0.31nm、0.51nm、3.35nm、28.9nmである。このように、熱酸化の温度の上昇に伴って、界面層20の表面粗さは著しく増加していく。
一方、下地層10が自立GaN基板の場合、写真B1に示すように、欠陥52は確認されない。したがって、写真B2に示すように、温度800℃で熱酸化した場合であっても大粒径の酸化ガリウム(Ga23)54の成長は見られなかった。また、写真B3に示すように、温度900℃で熱酸化した場合では、界面層20の表面全体に微小な粒状の酸化ガリウム(Ga23)54が形成される。写真B4に示すように、温度1000℃で熱酸化した場合では、微小な粒状の酸化ガリウム(Ga23)54が成長する。界面層20の表面粗さの二乗平方根(RMS)は、熱酸化処理をしなかった場合、0.19nmである。界面層20の表面粗さの二乗平方根(RMS)は、温度800℃、900℃および1000℃で熱酸化処理をした場合、それぞれ、0.14nm、0.62nm、6.03nmである。
図11は、熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。図11において、横軸は熱酸化処理の温度を示し、縦軸は表面粗さの二乗平均平方根を示す。データL61は、下地層10がGaN/Siの場合の表面粗さの二乗平均平方根を示し、データL62は、下地層10が自立GaN基板の場合の表面粗さの二乗平均平方根を示す。
下地層10がGaN/Siの場合(データL61)は、熱酸化処理の温度が900℃になると著しく表面粗さの二乗平均平方根が増加する。一方、下地層10が自立GaN基板の場合(データL62)は、熱酸化処理の温度が1000℃になると著しく表面粗さの二乗平均平方根が増加する。
図10および図11を参照して説明した結果から、下地層10がGaN/Si基板の方が、下地層10が自立GaN基板よりも酸化の進行が速い原因は、欠陥52における酸化ガリウム(Ga23)54の形成と対応していることがわかった。
なお、界面層20の表面粗さの二乗平均平方根は、0よりも大きく5nm以下であることが好ましい。より好ましくは、界面層20の表面粗さの二乗平均平方根は、0よりも大きく1nm以下である。
図12を参照して、本発明の実施形態に係る半導体装置100の別の製造方法について説明する。図2を参照して説明した半導体装置100の製造方法では、堆積層30を形成する前に界面層20を形成していたが、堆積層30を形成した後に界面層20を形成してもよい。
図12は、本発明の実施形態に係る半導体装置100の製造方法を示す断面図である。図2を参照して説明した半導体装置100の製造方法と重複する部分は説明を省略する。
図12(a)に示すように、下地層10を用意する。
図12(b)に示すように、堆積層30を形成する。本実施形態では、堆積層30は、下地層10に隣接するように形成される。
図12(c)に示すように、処理によって下地層10の表面に界面層20を形成する。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、800℃以上1000℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、30分である。本実施形態のように、堆積層30を形成した後に、酸化処理を行うことを、後酸化処理と記載することがある。
図12(d)に示すように、電極層40が形成される。詳しくは、堆積層30に隣接するように第1電極層42が形成される。また、下地層10に隣接するように第2電極層44が形成される。
図13を参照して、熱酸化処理の温度と酸化膜との膜厚の関係について説明する。図13は、熱酸化処理の温度と酸化膜の膜厚との関係を示す図である。図13において、横軸は熱酸化処理の温度を示し、縦軸は酸化物の膜厚を示す。
データL66は、窒化ガリウム(GaN)基板を酸化処理することによって、酸化物(Ga23)を形成した試料の酸化物(Ga23)の膜厚を示す。すなわち、図2の製造方法によって製造した試料の酸化物(Ga23)の膜厚を示す。データL67は、シリコン(Si)基板上に酸化珪素(SiO2)を堆積した後、熱酸化処理を施して酸化物(SiO2)を形成した試料の酸化物(SiO2)の膜厚を示す。データL68は、窒化ガリウム(GaN)基板上に酸化珪素(SiO2)を堆積した後、熱酸化処理を施して酸化物(Ga23)を形成した試料の酸化物(Ga23)の膜厚を示す。すなわち、図12の製造方法によって製造した試料の酸化物(Ga23)の膜厚を示す。
データL66では、熱酸化の温度が900℃から顕著に酸化が進行する。熱酸化の温度が1000℃においては、100nm以上の厚い酸化物(Ga23)の層が形成される。
また、データL67では、酸化珪素(SiO2)のキャップ層越しのSi表面(SiO2/Si界面)の酸化は、約800℃から徐々に進行する。熱酸化の温度が1000℃においては、酸化物(SiO2)の層の厚さは52nmに達した。この事は、雰囲気中の酸素がSiO2層中を拡散してSi表面に酸素が供給されていることを示す。
一方、データL68では、データL67と同様に雰囲気中の酸素がSiO2層中を拡散して窒化ガリウム(GaN)基板に酸素が供給されていると考えられるが、1000℃までの熱酸化の温度の増加に対して酸化膜厚はほぼ一定である。
図14を参照して、後酸化処理によるGa2p3/2スペクトルのケミカルシフトについて説明する。図14は、XPS分析の結果を示す図である。データL71は、GaN基板のXPS分析の結果を示す。データL72は、後酸化処理によって作製した試料のXPS分析の結果を示す。データL73は、GaN基板のXPS分析のピーク位置を示す。図14に示すようにデータL72はデータL71に比べて、Ga2p3/2スペクトルが高エネルギー側にシフトしており、極めて薄いGa23界面層が成長していることを確認できる。
図15を参照して、本発明の実施形態に係る半導体装置100のCV特性について説明する。図15は、本発明の実施形態に係る半導体装置100のCV特性を示す図である。図15は、800℃で後酸化処理を施した試料のCV特性を示す図である。図15において、横軸はゲート電圧を示し、縦軸は容量を示す。図15において、データL81(実線)は理想値のデータであり、データL82(三点鎖線)は測定周波数1kHzのデータであり、データL83(鎖線)は測定周波数10kHzのデータであり、データL84(一点鎖線)は測定周波数100kHzのデータであり、データL85(二点鎖線)は測定周波数1MHzのデータである。
図15に示すように、いずれの周波数(データL82〜データL85)においても、理想値のデータL81とほぼ等しい値CVカーブを示した。したがって、後酸化処理によって周波数分散が抑制される。
図2および図12を参照して説明した半導体装置100の製造方法では、酸化処理によって界面層20を形成していたが、スパッタリング処理によって界面層20を形成してもよい。スパッタリング処理後に、熱処理(アニール)をすることが好ましい。
図16を参照して、界面層20の表面粗さについて説明する。図16(a)および図16(b)は、界面層20の表面の原子間力顕微鏡(Atomic Force Microscope:AFM)像を示す写真である。図16(a)は、熱酸化処理によって形成された界面層20の表面のAFM像の写真である。図16(b)は、スパッタリング処理によって形成された界面層20の表面のAFM像の写真である。
図16(a)に示した写真の界面層20の厚さは3.7nmであり、図16(b)に示した写真の界面層20の厚さは4nmである。図16(b)に示すように、スパッタリング処理によって形成した界面層20も、図16(a)に示した熱酸化処理によって形成された界面層20と同様に微結晶粒が形成されていることが確認できた。スパッタリングで成膜した後に、800℃で熱処理(アニール)を行うことによって、膜の一部が結晶化したためである。したがって、スパッタリングで成膜した後は、熱処理(アニール)をすることが好ましい。例えば、熱処理の温度は、800℃〜1000℃である。また、界面層20の表面粗さの二乗平方根は、熱酸化処理によって形成された界面層20では0.62nmであるのに対し、スパッタリング処理によって形成した界面層20では0.38nmであった。
図17を参照して、本発明の実施形態に係る半導体装置100のCV特性について説明する。図17は、スパッタリング処理によって形成した界面層20を形成した半導体装置100のCV特性を示す図である。図17(a)〜図17(c)において、横軸はゲート電圧を示し、縦軸は容量を示す。図17(a)〜図17(c)において、データL91(二点鎖線)は測定周波数1MHzのデータであり、データL92(鎖線)は測定周波数100kHzのデータであり、データL93(一点鎖線)は測定周波数10kHzのデータであり、データL94(実線)は測定周波数1kHzのデータである。
図17(a)は、界面層20の厚さが2mmのデータを示し、図17(b)は、界面層20の厚さが4mmのデータを示し、図17(c)は、界面層20の厚さが11mmのデータを示す。なお、図17(a)〜図17(c)において、図が煩雑になるのを避けるため、負から正方向に測定してCVカーブのみを示している。
図17(a)〜図17(c)に示すように、スパッタリング処理によって界面層20を形成した場合も、周波数分散が非常に小さい。したがって、界面特性が向上している。
以上、図面(図1〜図17)を参照しながら本発明の実施形態を説明した。但し、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる。また、上記の実施形態で示す各構成要素の材質や形状、寸法等は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。
図1〜図17を参照して説明した半導体装置100の製造方法は、界面層20を形成する処理はドライ酸化処理であったが、下地層10の表面に界面層20を形成し得る限り、本発明はこれに限定されない。例えば、処理は酸素分子以外の酸化剤による酸化処理であってもよい。酸化剤は、例えば、酸化窒素(NOx)ガスである。あるいは、処理は、活性酸素を用いたラジカル酸化処理であってもよい。あるいは、処理は、溶液中における酸化処理であってもよい。溶液は、例えば、グリコール溶液である。あるいは、室温おいて酸化ガリウムを形成した後に熱処理を行ってもよい。
10 下地層
20 界面層
30 堆積層
100 半導体装置

Claims (15)

  1. ガリウムを有する窒化物半導体を含む下地層と、
    前記下地層に隣接し、酸化ガリウムを含む界面層と、
    前記界面層に隣接し、前記界面層よりもバンドギャップが大きい堆積層と
    を備え
    記界面層はα相Ga 2 3 を有する、半導体装置。
  2. 前記界面層は結晶性を有する、請求項1に記載の半導体装置。
  3. 前記界面層はβ相Ga23をさらに有し、
    前記界面層の体積のうち前記α相Ga23の体積が占める割合は、前記β相Ga23が占める割合よりも大きい、請求項1または請求項2に記載の半導体装置。
  4. 前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している、請求項1から請求項のいずれか1項に記載の半導体装置。
  5. 前記界面層の厚さは、0よりも大きく10nm以下である、請求項1から請求項のいずれか1項に記載の半導体装置。
  6. 前記界面層の厚さは、前記堆積層の厚さよりも薄い、請求項1から請求項のいずれか1項に記載の半導体装置。
  7. 前記界面層の表面粗さの二乗平均平方根は、0よりも大きく5nm以下である、請求項1から請求項のいずれか1項に記載の半導体装置。
  8. 前記界面層の表面粗さの二乗平均平方根は、0よりも大きく1nm以下である、請求項に記載の半導体装置。
  9. ガリウムを有する窒化物半導体を含む下地層を用意する工程と、
    処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、
    前記界面層よりもバンドギャップが大きい堆積層を形成する工程と
    を包含し
    記界面層はα相Ga 2 3 を有する、半導体装置の製造方法。
  10. 前記処理は酸化処理を含む、請求項に記載の半導体装置の製造方法。
  11. 前記酸化処理は、
    800℃以上1000℃以下の温度におけるドライ酸化処理と、
    酸素分子以外の酸化剤による酸化処理と、
    活性酸素を用いたラジカル酸化処理と、
    溶液中における酸化処理と、
    室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか1つを行う、請求項10に記載の半導体装置の製造方法。
  12. 前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成し、
    前記堆積層は、前記界面層を形成した後に形成される、請求項10または請求項11に記載の半導体装置の製造方法。
  13. 前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成し、
    前記界面層は、前記堆積層を形成した後に形成される、請求項10または請求項11に記載の半導体装置の製造方法。
  14. 前記処理は、スパッタリングを含む、請求項に記載の半導体装置の製造方法。
  15. ガリウムを有する窒化物半導体を含む下地層を用意する工程と、
    処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、
    前記界面層よりもバンドギャップが大きい堆積層を形成する工程と
    を包含し、
    前記下地層のうち前記界面層と接触する表面が、ガリウムナイトライドからなり、
    前記界面層は結晶性を有し、
    前記処理は、スパッタリングを含む、半導体装置の製造方法。

JP2017541989A 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法 Active JP6245593B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/075465 WO2018042541A1 (ja) 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6245593B1 true JP6245593B1 (ja) 2017-12-13
JPWO2018042541A1 JPWO2018042541A1 (ja) 2018-09-06

Family

ID=60659071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017541989A Active JP6245593B1 (ja) 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10103232B2 (ja)
JP (1) JP6245593B1 (ja)
WO (1) WO2018042541A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257676B2 (en) * 2018-01-19 2022-02-22 Fuji Electric Co., Ltd. Gallium nitride based semiconductor device and manufacturing method of gallium nitride based semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320054A (ja) * 2000-05-10 2001-11-16 Furukawa Electric Co Ltd:The GaN系絶縁ゲート形電界効果トランジスタ
JP2003258258A (ja) * 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5661509B2 (ja) * 2010-03-02 2015-01-28 住友金属鉱山株式会社 積層体およびその製造方法、並びにそれを用いた機能素子
JP6162388B2 (ja) 2012-11-14 2017-07-12 新日本無線株式会社 炭化珪素半導体装置の製造方法
US9130026B2 (en) * 2013-09-03 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline layer for passivation of III-N surface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320054A (ja) * 2000-05-10 2001-11-16 Furukawa Electric Co Ltd:The GaN系絶縁ゲート形電界効果トランジスタ
JP2003258258A (ja) * 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10103232B2 (en) 2018-10-16
US20180061954A1 (en) 2018-03-01
WO2018042541A1 (ja) 2018-03-08
JPWO2018042541A1 (ja) 2018-09-06

Similar Documents

Publication Publication Date Title
US9824886B2 (en) Stress mitigating amorphous SiO2 interlayer
TWI344667B (ja)
US8394194B1 (en) Single crystal reo buffer on amorphous SiOx
TW202017011A (zh) 奈米線裝置的形成方法
WO2012124506A1 (ja) 酸化物基板およびその製造方法
JP2006349673A (ja) ナノワイヤセンサ装置およびナノワイヤセンサ装置構造の製造方法
JP5997258B2 (ja) オフ角を備えているシリコン単結晶とiii族窒化物単結晶の積層基板と、その製造方法
JP4834838B2 (ja) 半導体装置及びその製造方法
Azulay et al. Why do nanowires grow with their c-axis vertically-aligned in the absence of epitaxy?
JP6245593B1 (ja) 半導体装置および半導体装置の製造方法
JP2002510438A (ja) 複合si/sigeゲートを持つ半導体装置における相互拡散の制限方法
JPH11186523A (ja) 絶縁体材料、絶縁膜被覆基板、その製造方法及びその用途
JP7246324B2 (ja) 結晶酸化ケイ素を有するシリコンオンインシュレータ
JP6169182B2 (ja) ゲルマニウム層を熱処理する半導体基板の製造方法および半導体装置の製造方法
JP2002003297A (ja) 酸化物薄膜素子およびその製造方法
JP2002110662A (ja) 半導体装置の製造方法および半導体装置
Hsieh et al. Dynamic observation on the growth behaviors in manganese silicide/silicon nanowire heterostructures
US8377718B2 (en) Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
WO2014050187A1 (ja) ゲルマニウム層の表面の平坦化方法並びに半導体構造およびその製造方法
Lu et al. Characteristics of metal-ferroelectric-insulator-semiconductor diodes composed of Pt electrodes and epitaxial Sr0. 8Bi2. 2Ta2O9 (001)/SrTiO3 (100)/Si (100) structures
Taniwaki et al. Investigation of the static electric field effect of strontium silicate layers on silicon substrates
JP3162914B2 (ja) 半導体素子用貼り合せシリコンウェーハの製造方法
JP2006032596A (ja) ゲート絶縁膜の作製方法
TWI257380B (en) Manufacturing method of tungsten oxide nanowire
JP5278804B2 (ja) 絶縁性被膜の形成方法および半導体装置の製造方法。

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170809

A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20170809

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170809

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A801

Effective date: 20170809

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170809

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20170809

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20171004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171107

R150 Certificate of patent or registration of utility model

Ref document number: 6245593

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250