KR101154870B1 - 질화물계 반도체 소자 및 그의 제조 방법 - Google Patents

질화물계 반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 낮은 접촉 저항을 가지면서 표면 거칠기가 개선된 오믹 접합을 구현하기 위한 것이다. 본 발명에 따르면, 베이스 기판 위에 질화물계 에피층이 형성된다. 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 금속이 형성된다. 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽의 제1 오믹 금속 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 형성한다. 이때 에피층 위에 Au계열의 제1 오믹 금속을 형성함으로써, Al계열 만으로 형성된 오믹 접합에 비해서 접촉 저항을 낮출 수 있다. 또한 Au계열의 제1 오믹 금속을 형성한 이후에, 채널을 형성하는 제1 오믹 금속 부분을 덮도록 Al계열의 제2 오믹 금속을 형성하여 오믹 접합을 구현함으로써, 오믹 접합의 표면 거칠기를 개선하여 소스 전극 및 드레인 전극 간의 거리를 일정하게 유지할 수 있다. 또한 오믹 접합의 표면 거칠기를 개선함으로써, 항복 전압 특성이 떨어지는 문제를 해소하고, 소스 전극 및 드레인 전극에 형성되는 다른 배선과의 접합 신뢰성을 향상시킬 수 있다.

Description

질화물계 반도체 소자 및 그의 제조 방법{Nitride semiconductor device and method for manufacturing thereof}
본 발명은 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 낮은 접촉 저항을 가지면서 표면 거칠기가 개선된 오믹 접합을 갖는 질화물계 반도체 소자 및 그의 제조 방법에 관한 것이다.
Ⅲ-질화물 물질로 제조된 반도체 소자(이하, '질화물계 반도체 소자'라 한다)는 2.2 MV/cm 이상인 매우 큰 유전 파괴 전계(dielectric breakdown field)를 갖는 것으로 알려져 있다. 또한, Ⅲ-질화물 헤테로 접합 구조들은 매우 큰 전류를 운반할 수 있으며 따라서, Ⅲ-질화물 물질로 제조된 질화물계 반도체 소자들이 전력 어플리케이션 분야에서 뛰어난 성능을 발휘하고 있다. 일반적으로, 휴대폰의 기지국에서 사용되는 이미터(emitter)와 같이 고전력-고주파수 응용예들을 목표로 하여, Ⅲ-질화물 물질에 기반한 질화물계 반도체 소자들이 개발되고 있다. 이러한 타입들의 응용예들을 위해 제조된 질화물계 반도체 소자들은, 고전자 이동도를 얻을 수 있는 일반적인 소자 구조들에 기반하고 있으며, 이러한 구조들은 헤테로 접합 전계 효과 트랜지스터(Hetero Junction Field Effect Transistor; HFET), 고전자 이동도 트랜지스터(High Electron Mobility Transistors; HEMT) 또는 도핑변조된 전계 효과 트랜지스터(Modulation doped FET; MODFET) 등등 다양한 명칭으로 불리우고 있다. 이러한 타입의 질화물계 반도체 소자들은, 통상적으로 2~100 ㎓의 고주파수 영역에서 동작하면서도 100 V 정도의 고전압에도 견딜 수 있는 것이 일반적이다.
이러한 타입들의 질화물계 반도체 소자들은 많은 응용예들에 맞게 변형될 수도 있지만, 매우 적은 저항성 손실을 가지며 매우 높은 전류밀도의 운반을 가능케 하는 2-차원 전자 가스(2-Dimensional Electron gas; 2DEG)를 생성하기 위해 압전 분극 전계(piezoelectric polarization fields)를 이용하여 동작하는 것이 일반적이다. 이러한 통상적인 질화물계 반도체 소자들에 있어서, 2DEG는 AlGaN/GaN의 계면에서 형성된다.
AlGaN/GaN와 같은 에피층의 상부에 소스 전극, 드레인 전극 및 게이트 전극이 형성된다. 소스 전극 및 드레인 전극은 오믹 접합으로 형성될 수 있다. 이때 소스 전극 및 드레인 전극 간의 거리는 질화물계 반도체 소자의 전체 온저항을 좌우하는 파라미터이다.
이러한 오믹 접합은 복수의 오믹 금속을 증착한 후 열처리를 통하여 형성할 수 있으며, 증착되는 오믹 금속에 따라 다른 특성을 나타낸다. 일반적으로 오믹 접합은 Ti/Al/Ni/Au 또는 Ti/Al 순으로 적층된 구조를 갖는다.
그런데 Ti/Al/Ni/Au의 적층 구조를 갖는 Au계열의 오믹 접합은 접촉 저항은 낮지만 표면의 거칠기가 나빠 오믹 접합 모양의 변형을 가져올 수 있다. 즉 Au계열의 오믹 접합은 표면의 거칠기가 나쁘기 때문에, 소스 전극 및 드레인 전극 간의 거리가 불균일하게 된다. 이로 인해 항복 전압 특성을 떨어뜨리고, 소스 전극 및 드레인 전극에 형성되는 다른 배선과의 접합 신뢰성을 떨어뜨릴 수 있다.
반면에 Ti/Al의 적층 구조를 갖는 Al계열의 오믹 접합은 표면의 거칠기는 우수하지만 접촉 저항이 높아 온저항을 높이는 문제점을 안고 있다.
따라서 본 발명의 목적은 낮은 접촉 저항을 가지면서 표면 거칠기가 개선된 오믹 접합을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 Au계열의 오믹 접합의 장점과 Al계열의 오믹 접합의 장점을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 베이스 기판, 상기 베이스 기판 위에 형성된 질화물계 에피층, 상기 에피층 위에 형성된 소스 전극 및 상기 에피층 위에 형성되며 상기 소스 전극과 일정 간격을 두고 형성된 드레인 전극을 포함하는 질화물계 반도체 소자를 제공한다. 여기서 상기 소스 전극 및 드레인 전극은 각각, 상기 에피층 위에 형성된 Au계열의 제1 오믹 접합, 및 채널을 형성하는 쪽의 상기 제1 오믹 접합 부분을 덮도록 형성된 Al계열의 제2 오믹 접합을 포함한다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 제2 오믹 접합은 적어도 상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 접합의 측면 부분을 덮도록 형성될 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 제2 오믹 접합은, 상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 접합의 측면과, 상기 측면에 이웃하는 상기 제1 오믹 접합의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 제1 오믹 접합은 Ti/Al/M/Au 순으로 적층하여 형성하여(여기서 M은 Ni, Ti, Pt, Mo 및 Ta 중에 하나), 상기 제2 오믹 접합은 Ti/Al 순으로 적층하여 형성할 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 제2 오믹 접합은 Al 위에 적층된 Ni, Ti, Pt, Mo 및 Ta 중에 하나를 더 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 소스 전극 및 드레인 전극은 제1 오믹 금속과 제2 오믹 금속을 증착한 이후에 열처리하여 상기 제1 및 제2 오믹 접합을 형성할 수 있다. 또는 상기 소스 전극 및 드레인 전극은 제1 오믹 금속을 증착한 이후에 열처리하여 상기 제1 오믹 접합을 형성하고 제2 오믹 금속을 증착한 후 열처리하여 상기 제2 오믹 접합을 형성할 수 있다.
본 발명에 따른 질화물계 반도체 소자는 상기 소스 전극과 상기 드레인 전극 사이의 상기 에피층 위에 형성된 게이트 전극을 더 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 질화물계 에피층은, 상기 베이스 기판 위에 형성된 GaN층과, 상기 GaN층 위에 형성되어 상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 포함할 수 있다.
본 발명은 또한, 베이스 기판을 준비하는 준비 단계, 상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계, 상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 금속을 형성하는 제1 오믹 금속 형성 단계, 및 상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽의 제1 오믹 금속 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 형성하는 제2 오믹 금속 형성 단계를 포함하는 질화물계 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 제2 오믹 금속 형성 단계에서, 상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽은 상기 한 쌍의 제1 오믹 금속이 서로 마주보는 쪽이다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 제2 오믹 금속 형성 단계에서, 상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 금속의 측면과, 상기 측면에 이웃하는 상기 제1 오믹 금속의 상부면의 적어도 일부를 덮도록 상기 제2 오믹 금속을 형성할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법은, 상기 제2 오믹 금속 형성 단계 이후에 수행되는, 상기 제1 및 제2 오믹 금속을 열처리하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 에피층 형성 단계는, 상기 베이스 기판 위에 GaN층을 형성하는 단계, 및 상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 상기 GaN층 위에 형성하는 단계를 더 포함할 수 있다.
본 발명은 또한, 베이스 기판을 준비하는 준비 단계, 상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계, 상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 접합을 형성하는 제1 오믹 접합 형성 단계, 및 상기 한 쌍의 제1 오믹 접합 중 채널을 형성하는 쪽의 제1 오믹 접합 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 접합을 형성하여 소스 전극 및 드레인 전극을 형성하는 제2 오믹 접합 형성 단계를 포함하는 질화물계 반도체 소자의 제조 방법을 제공한다.
그리고 본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 제1 오믹 접합 형성 단계는, 상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 금속을 형성하는 제1 오믹 금속 형성 단계와, 상기 한 쌍의 제1 오믹 금속을 열처리하는 단계를 포함할 수 있다. 또한 상기 제2 오믹 접합 형성 단계는 상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽의 제1 오믹 금속 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 형성하는 제2 오믹 금속 형성 단계와, 상기 한 쌍의 제2 오믹 금속을 열처리하는 단계를 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자는 Au계열의 제1 오믹 접합 위에, 채널을 형성하는 제1 오믹 접합 부분을 덮도록 형성된 Al계열의 제2 오믹 접합을 포함하는 오믹 접합을 형성하여 소스 전극 및 드레인 전극을 구현함으로써, Al계열 만으로 형성된 오믹 접합에 비해서 접촉 저항을 낮출 수 있다.
또한 본 발명에 따른 질화물계 반도체 소자는 Al계열의 제2 오믹 금속으로 제2 오믹 접합을 포함하는 오믹 접합을 형성함으로써, 오믹 접합의 표면 거칠기를 개선하여 소스 전극 및 드레인 전극 간의 거리를 일정하게 유지할 수 있다. 또한 오믹 접합의 표면 거칠기를 개선함으로써, 항복 전압 특성이 떨어지는 문제를 해소하고, 소스 전극 및 드레인 전극에 형성되는 다른 배선과의 접합 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자를 보여주는 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법의 일 예에 따른 흐름도이다.
도 4 내지 도 8은 도 3의 질화물계 반도체 소자의 제조 방법에 따른 각 단계를 보여주는 단면도이다.
도 9는 도 3의 제조 방법으로 제조된 질화물계 반도체 소자의 오믹 접합을 보여주는 평면도이다.
도 10은 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법의 다른 예에 따른 흐름도이다.
하기의 설명에서는 본 발명의 실시예에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
또한 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 하나의 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자(100)를 보여주는 평면도이다. 도 2는 도 1의 2-2선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 질화물계 반도체 소자(100)는 베이스 기판(10), 질화물계 에피층(20,30,40), 소스 전극(61) 및 드레인 전극(63)을 포함하며, 게이트 전극(65)을 더 포함할 수 있다. 여기서 소스 전극(61) 및 드레인 전극(63)은 Au계열의 제1 오믹 접합(55) 위에 Al계열의 제2 오믹 접합(59)이 형성된 구조를 갖는다. 질화물계 에피층(20,30,40)은 베이스 기판(10) 위에 형성된다. 에피층(20,30,40) 위에 일정 간격을 두고 소스 전극(61)과 드레인 전극(63)이 형성된다. 그리고 소스 전극(61)과 드레인 전극(63) 사이에 게이트 전극(65)이 형성된다. 이때 소스 전극(61) 및 드레인 전극(63)은 각각 에피층(20,30,40) 위에 형성된 Au계열의 제1 오믹 접합(55)과, 채널을 형성하는 쪽의 제1 오믹 접합(55) 부분을 덮도록 형성된 Al계열의 제2 오믹 접합(59)을 포함한다.
여기서 채널은 소스 전극(61)과 드레인 전극(63) 사이의 영역에서 형성되기 때문에, 소스 전극(61) 및 드레인 전극(63)에 각각 형성된 한 쌍의 제1 오믹 접합(55) 중 채널을 형성하는 쪽은 한 쌍의 제1 오믹 접합(55)이 서로 마주보는 부분이다.
특히 한 쌍의 제2 오믹 접합(59)은 각각 적어도 채널을 형성하는 쪽, 즉 한 쌍의 제1 오믹 접합(55)이 서로 마주보는 쪽의 측면 부분을 덮도록 형성된다. 예컨대 제2 오믹 접합(59)은 채널을 형성하는 쪽에 위치하는 제1 오믹 접합(55)의 측면과, 그 측면에 이웃하는 제1 오믹 접합(55)의 상부면의 적어도 일부를 덮도록 형성될 수 있다. 본 실시예에서는 제2 오믹 접합(59)은 제1 오믹 접합(55)의 상부면의 일부를 덮도록 형성된 예를 개시하였지만 전체를 덮을 수도 있다.
이와 같이 소스 전극(61) 및 드레인 전극(63)을 형성할 때, 제1 오믹 접합(55) 위에 제2 오믹 접합(59)을 형성하는 이유는 다음과 같다. 먼저 Au계열의 제1 오믹 접합(55)을 형성하고, 채널을 형성하는 제1 오믹 접합(55) 부분을 덮도록 Al계열의 제2 오믹 접합(59)을 형성하여 소스 전극(61) 및 드레인 전극(63)으로 구현되는 오믹 접합을 형성함으로써, Al계열 만으로 형성된 오믹 접합에 비해서 접촉 저항을 낮출 수 있다. 또한 Au계열의 제1 오믹 접합(55) 위에 Al계열의 제2 오믹 접합(59)을 형성하되, 채널이 형성되는 소스 전극(61) 및 드레인 전극(63)의 서로 마주보는 쪽에 위치하는 제1 오믹 접합(55)의 측면 부분을 덮도록 제2 오믹 접합(59)을 형성함으로써, 오믹 접합의 표면 거칠기를 개선하여 소스 전극(61) 및 드레인 전극(63) 간의 거리를 일정하게 유지할 수 있다. 이와 같이 오믹 접합의 표면 거칠기를 개선함으로써, 질화물계 반도체 소자(100)의 항복 전압 특성이 떨어지는 문제를 해소하고, 소스 전극(61) 및 드레인 전극(63)에 형성되는 다른 배선과의 접합 신뢰성을 향상시킬 수 있다.
이와 같은 본 실시예에 따른 질화물게 반도체 소자(100)의 제조 방법에 대해서 도 3 내지 도 8을 참조하여 설명하면 다음과 같다. 여기서 도 3은 본 발명의 실시예에 따른 질화물계 반도체 소자(100)의 제조 방법의 일 예에 따른 흐름도이다. 도 4 내지 도 8은 도 3의 질화물계 반도체 소자(100)의 제조 방법에 따른 각 단계를 보여주는 단면도이다.
먼저 도 4에 도시된 바와 같이, S71단계에서 베이스 기판(10)을 준비한다. 이때 베이스 기판(10)으로는 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다. 베이스 기판(10)은 사파이어(Al2O3), 실리콘(Si), 산화아연(ZnO), 질화갈륨(GaN), 갈륨비소(GaAs), 탄화규소(SiC), 질화알루미늄(AlN), 산화 마그네슘(MgO) 등의 원소 혹은 화합물로 제조될 수 있다. 이때 기판(10)으로는 c면({0001}면), R면({1-102}), M면({1-100}) 및 A면({11-20})을 갖는 사파이어 기판 등이 사용될 수 있다. 또한 베이스 기판(10)으로는 {111} 면을 갖는 실리콘 기판 등이 사용될 수 있다.
다음으로 S73단계에서 베이스 기판(10) 위에 질화물계 에피층(20,30,40)을 형성한다. 이때 에피층(20,30,40)은 베이스 기판(10) 위에 형성되며, 질화물계 소재를 다층으로 성장하여 형성할 수 있다. 이때 에피층(20,30,40)은 베이스 기판(10) 위에 형성된 GaN층(20)과, GaN층(20) 위에 형성되어 GaN층(20)과 계면 부분에 2DEG층(30)을 형성하는 AlGaN층(40)을 포함할 수 있다. GaN층(20)은 1 내지 3㎛의 두께로 형성될 수 있다. 2DEG층(30)은 수nm의 두께로 형성될 수 있다. 그리고 AlGaN층(40)은 AlXGa1-XN(0≤x≤1)의 조성을 가지면서 20nm 두께로 형성될 수 있다. 예컨대 x는 0.3일 수 있으며, 이것에 한정되는 것은 아니다.
다음으로 S74단계에서 에피층(20,30,40)의 일부를 식각하여 메사구조를 형성한다. 즉 소자 간 절연을 위하여 AlGaN층(40), 2DEG층(30) 및 GaN층(20)의 일부를 식각하여 메사구조로 형성한다. 예컨대 AlGaN층(40), 2DEG층(30)을 포함하여 GaN층(20)을 약 200nm 깊이로 식각하여 메사구조로 형성할 수 있다. 이때 식각 방법으로는 Cl2, BCl3 등의 공정 가스를 이용한 건식 식각 방법이 사용될 수 있다.
다음으로 도 6 및 도 7에 도시된 바와 같이, 소스 전극(61) 및 드레인 전극(63)으로 형성된 오믹 접합을 형성하는 단계를 수행한다.
먼저 도 6에 도시된 바와 같이, S75단계에서 Au계열의 제1 오믹 금속을 한 쌍 형성한다. 즉 AlGaN층(40) 위에 일정 간격을 두고 제1 오믹 금속을 증착하여 형성한다. 이때 제1 오믹 금속은 Ti/Al/M/Au 순으로 적층한 후, 리프트-오프(lift-off) 공정을 통해 형성할 수 있다. 여기서 M은 Ni, Ti, Pt, Mo, Ta 중에 하나일 수 있다. 예컨대 제1 오믹 금속은 30nm Ti, 90nm Al, 30nm Ni 및 100nm Au의 금속을 순서대로 적층하여 형성할 수 있다.
이어서 S76단계에서 한 쌍의 제1 오믹 금속을 열처리하여 한 쌍의 제1 오믹 접합(55)을 형성한다. 이때 열처리는 750 내지 1000℃에서 10 내지 60초 동안 수행될 수 있다.
다음으로 도 7에 도시된 바와 같이, S77단계에서 Al계열의 제2 오믹 금속을 형성한다. 이때 한 쌍의 제1 오믹 접합(55) 중 채널을 형성하는 쪽의 제1 오믹 접합(55) 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 증착하여 형성한다. 즉 한 쌍의 제2 오믹 금속은 각각 적어도 채널을 형성하는 쪽인 한 쌍의 제1 오믹 접합(55)이 서로 마주보는 쪽의 측면 부분을 덮도록 형성된다. 예컨대 제2 오믹 금속은 채널을 형성하는 쪽에 위치하는 제1 오믹 접합(55)의 측면과, 그 측면에 이웃하는 제1 오믹 접합(55)의 상부면의 일부를 덮도록 형성될 수 있다. 여기서 채널을 형성하는 쪽의 측면은 한 쌍의 제1 오믹 접합(55)이 서로 마주보는 측면이다.
이때 제2 오믹 금속은 Ti/Al 순으로 적층한 후, 리프트-오프 공정을 통해 형성할 수 있다. 제2 오믹 금속에서 Ti와 Al의 비율은 1 대 4 이내일 수 있다. 또한 제2 오믹 금속의 최외곽의 Al층에 산화막이 형성되는 것을 방지하기 위해서, Ti, Ni, Pt, Mo, Ta 중에 하나를 추가적으로 증착하여 형성할 수 있다. 예컨대 제1 오믹 금속은 30nm Ti 및 90nm Al의 금속을 순서대로 적층하여 형성할 수 있다.
이어서 S78단계에서 한 쌍의 제2 오믹 금속을 열처리하여 한 쌍의 제2 오믹 접합(59)을 형성한다. 이때 열처리는 750 내지 1000℃에서 10 내지 60초 동안 수행될 수 있다. 한 쌍의 제1 오믹 접합 및 제2 오믹 접합이 각각 소스 전극(61) 및 드레인 전극(63)으로 사용된다.
그리고 도 8에 도시된 바와 같이, 소스 전극(61)과 드레인 전극(63) 사이에 게이트 전극(65)을 형성함으로써 본 실시예에 따른 질화물계 반도체 소자(100)를 제조할 수 있다. 이때 게이트 전극(65)은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다. 예컨대 게이트 전극(65)은 50nm Ni 및 400nm Au의 금속을 순서대로 적층하여 형성할 수 있다.
또한 소스 전극(61), 드레인 전극(63) 및 게이트 전극(65)을 형성한 이후에, 소스 전극(61), 드레인 전극(63) 및 게이트 전극(65)을 보호하는 보호층을 형성한다. 즉 베이스 기판(10)의 상부면으로 노출된 부분을 덮도록 보호층을 형성하되, 소스 전극(61), 드레인 전극(63) 및 게이트 전극(65) 부분이 노출되게 보호층을 형성한다. 이때 보호층의 소재로는 실리콘질화물(SiNX)과 같은 유전체 물질이 사용될 수 있다.
한편 게이트 전극(65)은 보호층을 형성한 이후에, 보호층에 형성된 컨택홀을 통하여 소스 전극(61) 및 드레인 전극(63) 사이의 AlGaN층에 접속되게 형성할 수도 있다.
이와 같은 본 실시예에 따른 제조 방법으로 제조된 질화물계 반도체 소자의 오믹 접합이 도 9에 도시되어 있다. 여기서 도 9는 도 3의 제조 방법으로 제조된 질화물계 반도체 소자의 오믹 접합을 보여주는 평면도이다.
도 9를 참조하면, 본 실시예에 따른 질화물계 반도체 소자는 일정 간격으로 이격된 한 쌍의 제1 오믹 접합(55)의 서로 마주보는 쪽에 각각 한 쌍의 제2 오믹 접합(59)을 형성하여 소스 전극(61) 및 드레인 전극(63)을 구현함으로써, 채널이 형성되는 소스 전극(61)과 드레인 전극(63)의 측면의 표면 거칠기가 개선되어 소스 전극(61) 및 드레인 전극(63) 간의 거리를 일정하게 유지되는 것을 확인할 수 있다.
이와 같이 소스 전극(61) 및 드레인 전극(63)의 측면의 표면 거칠기를 개선함으로써, 항복 전압 특성이 떨어지는 문제를 해소하고, 소스 전극(61) 및 드레인 전극(63)에 형성되는 다른 배선과의 접합 신뢰성을 향상시킬 수 있다.
또한 Au계열의 제1 오믹 접합(55)을 형성한 이후에, 채널을 형성하는 제1 오믹 접합(55) 부분을 덮도록 Al계열의 제2 오믹 접합(59)을 형성하여 오믹 접합을 구현함으로써, Al계열 만으로 형성된 오믹 접합에 비해서 접촉 저항을 낮출 수 있다.
한편 본 실시예에 따른 질화물계 반도체 소자(100)의 제조 방법의 일 예에서는 제1 오믹 접합(55)을 형성한 이후에 제2 오믹 접합(59)을 형성하는 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 10에 도시된 바와 같이, 제1 및 제2 오믹 금속을 순차적으로 적층한 이후에 일괄적으로 열처리를 수행하여 소스 전극(61) 및 드레인 전극(63)으로 구현될 오믹 접합을 형성할 수 있다.
도 10은 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법의 다른 예에 따른 흐름도이다.
도 1 및 도 10을 참조하면, 본 발명의 실시예에 따른 질화물계 반도체 소자(100)의 다른 예에 따른 제조 방법은 베이스 기판 준비 단계(S71), 에피층 형성 단계(S73), 메사구조 형성(S74) 및 제1 오믹 금속 형성 단계(S75)를 포함하며, S71단계 내지 S75단계는 도 3에 도시된 제조 방법의 일 예와 동일한 순으로 진행되기 때문에 이후 단계인 S77단계부터 설명하면 다음과 같다.
다음으로 S77단계에서 한 쌍의 제1 오믹 금속 위에 제2 오믹 금속을 증착하여 형성한다.
이어서 S79단계에서 한 쌍의 제1 오믹 금속과 한 쌍의 제2 오믹 금속을 열처리하여 오믹 접합을 형성하여 소스 전극(61) 및 드레인 전극(63)을 형성한다. 즉 열처리는 제1 및 제2 오믹 금속을 증착한 이후에 750 내지 1000℃에서 10 내지 60초 동안 일괄적으로 수행될 수 있으며, 이를 통하여 제1 및 제2 오믹 접합(55,59)이 형성될 수 있다.
그리고 소스 전극(61)과 드레인 전극(63) 사이에 게이트 전극(65)을 형성함으로써 본 실시예에 따른 질화물계 반도체 소자(100)를 제조할 수 있다.
또한 소스 전극(61), 드레인 전극(63) 및 게이트 전극(65)을 형성한 이후에, 소스 전극(61), 드레인 전극(63) 및 게이트 전극(65)을 보호하는 보호층을 형성하는 단계를 더 포함할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10 : 베이스 기판
20 : GaN층
30 : 2DEG층
40 : AlGaN층
55 : 제1 오믹 접합
59 : 제2 오믹 접합
61 : 소스 전극
63 : 드레인 전극
65 : 게이트 전극
100 : 질화물계 반도체 소자

Claims (15)

  1. 베이스 기판;
    상기 베이스 기판 위에 형성된 질화물계 에피층;
    상기 에피층 위에 형성된 소스 전극;
    상기 에피층 위에 형성되며 상기 소스 전극과 일정 간격을 두고 형성된 드레인 전극;을 포함하며,
    상기 소스 전극 및 드레인 전극은 각각,
    상기 에피층 위에 형성된 Au계열의 제1 오믹 접합;
    채널을 형성하는 쪽의 상기 제1 오믹 접합 부분을 덮도록 형성된 Al계열의 제2 오믹 접합;
    을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  2. 제1항에 있어서, 상기 제2 오믹 접합은,
    적어도 상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 접합의 측면 부분을 덮도록 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
  3. 제1항에 있어서, 상기 제2 오믹 접합은,
    상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 접합의 측면과, 상기 측면에 이웃하는 상기 제1 오믹 접합의 상부면의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 오믹 접합은 Ti/Al/M/Au 순으로 적층되고(여기서 M은 Ni, Ti, Pt, Mo 및 Ta 중에 하나),
    상기 제2 오믹 접합은 Ti/Al 순으로 적층된 것을 특징으로 질화물계 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 오믹 접합은 Al 위에 적층된 Ni, Ti, Pt, Mo 및 Ta 중에 하나를 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  6. 제1항에 있어서, 상기 소스 전극 및 드레인 전극은,
    제1 오믹 금속과 제2 오믹 금속을 증착한 이후에 열처리하여 상기 제1 및 제2 오믹 접합을 형성하거나, 제1 오믹 금속을 증착한 이후에 열처리하여 상기 제1 오믹 접합을 형성하고 제2 오믹 금속을 증착한 후 열처리하여 상기 제2 오믹 접합을 형성한 것을 특징으로 하는 질화물계 반도체 소자.
  7. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 에피층 위에 형성된 게이트 전극;
    을 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  8. 제1항에 있어서, 상기 질화물계 에피층은,
    상기 베이스 기판 위에 형성된 GaN층;
    상기 GaN층 위에 형성되어 상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층;
    을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  9. 베이스 기판을 준비하는 준비 단계;
    상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계;
    상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 금속을 형성하는 제1 오믹 금속 형성 단계;
    상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽의 제1 오믹 금속 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 형성하는 제2 오믹 금속 형성 단계;
    를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  10. 베이스 기판을 준비하는 준비 단계;
    상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계;
    상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 접합을 형성하는 제1 오믹 접합 형성 단계;
    상기 한 쌍의 제1 오믹 접합 중 채널을 형성하는 쪽의 제1 오믹 접합 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 접합을 형성하여 소스 전극 및 드레인 전극을 형성하는 제2 오믹 접합 형성 단계;
    를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 제1 오믹 접합 형성 단계는,
    상기 에피층 위에 일정 간격을 두고 Au계열의 한 쌍의 제1 오믹 금속을 형성하는 제1 오믹 금속 형성 단계와, 상기 한 쌍의 제1 오믹 금속을 열처리하는 단계를 포함하고,
    상기 제2 오믹 접합 형성 단계는,
    상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽의 제1 오믹 금속 부분을 덮도록 Al계열의 한 쌍의 제2 오믹 금속을 형성하는 제2 오믹 금속 형성 단계와, 상기 한 쌍의 제2 오믹 금속을 열처리하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  12. 제9항 또는 11항에 있어서, 상기 제2 오믹 금속 형성 단계에서,
    상기 한 쌍의 제1 오믹 금속 중 채널을 형성하는 쪽은 상기 한 쌍의 제1 오믹 금속이 서로 마주보는 쪽인 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  13. 제9항 또는 제11항에 있어서, 상기 제2 오믹 금속 형성 단계에서,
    상기 채널을 형성하는 쪽에 위치하는 상기 제1 오믹 금속의 측면과, 상기 측면에 이웃하는 상기 제1 오믹 금속의 상부면의 적어도 일부를 덮도록 상기 제2 오믹 금속을 형성하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 제2 오믹 금속 형성 단계 이후에 수행되는,
    상기 제1 및 제2 오믹 금속을 열처리하여 소스 전극 및 드레인 전극을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  15. 제9항 또는 10항에 있어서, 상기 에피층 형성 단계는,
    상기 베이스 기판 위에 GaN층을 형성하는 단계;
    상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 상기 GaN층 위에 형성하는 단계;
    를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
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