KR101219441B1 - 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법 - Google Patents
미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법 Download PDFInfo
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Abstract
본 발명은 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 게이트 컨택홀 형상의 변형을 통하여 게이트 전극의 끝단에서의 전계 집중을 억제하여 항복 전압을 개선하면서 전체 게이트 저항을 감소시키기 위한 것이다. 본 발명에 따르면, 베이스 기판 위에 질화물계 에피층이 형성된다. 질화물계 에피층 위에 일정 간격을 두고 소스 전극 및 드레인 전극이 형성된다. 베이스 기판의 위를 덮도록 보호층이 형성되며, 보호층은 소스 전극 및 드레인 전극 사이의 에피층 부분이 노출되며 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀이 형성된 보호층을 구비한다. 그리고 게이트 전극은 게이트 컨택홀을 충전하며 게이트 컨택홀 상부의 보호층 위에 형성된다.
Description
본 발명은 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 컨택홀을 미세하게 형성하여 질화물계 반도체 소자의 동작 속도를 개선할 수 있는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법에 관한 것이다.
Ⅲ-질화물 물질로 제조된 반도체 소자(이하, '질화물계 반도체 소자'라 한다)는 2.2 MV/cm 이상인 매우 큰 유전 파괴 전계(dielectric breakdown field)를 갖는 것으로 알려져 있다. 또한, Ⅲ-질화물 헤테로 접합 구조들은 매우 큰 전류를 운반할 수 있으며 따라서, Ⅲ-질화물 물질로 제조된 질화물계 반도체 소자들이 전력 어플리케이션 분야에서 뛰어난 성능을 발휘하고 있다. 일반적으로, 휴대폰의 기지국에서 사용되는 이미터(emitter)와 같이 고전력-고주파수 응용예들을 목표로 하여, Ⅲ-질화물 물질에 기반한 질화물계 반도체 소자들이 개발되고 있다. 이러한 타입들의 응용예들을 위해 제조된 질화물계 반도체 소자들은, 고전자 이동도를 얻을 수 있는 일반적인 소자 구조들에 기반하고 있으며, 이러한 구조들은 헤테로 접합 전계 효과 트랜지스터(Hetero Junction Field Effect Transistor; HFET), 고전자 이동도 트랜지스터(High Electron Mobility Transistors; HEMT) 또는 도핑변조된 전계 효과 트랜지스터(Modulation doped FET; MODFET) 등등 다양한 명칭으로 불리우고 있다. 이러한 타입의 질화물계 반도체 소자들은, 통상적으로 2~100 ㎓의 고주파수 영역에서 동작하면서도 100 V 정도의 고전압에도 견딜 수 있는 것이 일반적이다.
이러한 타입들의 질화물계 반도체 소자들은 많은 응용예들에 맞게 변형될 수도 있지만, 매우 적은 저항성 손실을 가지며 매우 높은 전류밀도의 운반을 가능케 하는 2-차원 전자 가스(2-Dimensional Electron gas; 2DEG)를 생성하기 위해 압전 분극 전계(piezoelectric polarization fields)를 이용하여 동작하는 것이 일반적이다. 이러한 통상적인 질화물계 반도체 소자들에 있어서, 2DEG는 AlGaN/GaN의 계면에서 형성된다.
AlGaN/GaN와 같은 에피층의 상부에 소스 전극, 드레인 전극 및 게이트 전극이 형성된다. 이때 게이트 전극은 소스 전극 및 드레인 전극을 보호하는 실리콘질화물 소재의 보호층에 형성된 게이트 컨택홀을 통하여 AlGaN층에 접속되게 형성된다. 특히 게이트 컨택홀은 질화물계 반도체 소자의 동작 속도를 향상시키기 위해서 미세하게 형성할 필요가 있다.
그러나 너무 작은 길이의 게이트 컨택홀은 구현 자체가 어렵고 게이트의 저항이 높아지는 단점을 가지고 있다. 이로 인해 현재는 주로 게이트 전극을 T형이나 감마형으로 형성해야 하지만, 이는 게이트 전극의 변형이나 손상을 야기시킬 수 있다. 즉 게이트 컨택홀은 미세폭을 갖도록 형성되고, 게이트 컨택홀에 충전되는 게이트 전극 부분에 비해서, 게이트 커택홀을 포함하는 보호층 상부에 형성되는 게이트 전극 부분이 상대적으로 크게 형성되기 때문에, 게이트 컨택홀에 충전된 부분과 게이트 컨택홀 밖에 형성되는 부분을 연결하는 부분은 기계적인 또는 열적 스트레스에 취약하다. 이로 인해 질화물계 반도체 소자의 구동 중에 발생되는 기계적인 또는 열적 스트레스에 의해 게이트 컨택홀에 충전된 부분과 게이트 컨택홀 밖에 형성되는 부분을 연결하는 부분이 쉽게 손상될 수 있다.
또한 실리콘질화물 소재의 보호층의 식각을 통해 게이트 컨택홀이 일정폭을 갖도록 형성되기 때문에, 전계가 급격히 바뀌어 항복 전압 특성을 악화시킬 수 있다.
따라서 본 발명의 목적은 게이트 컨택홀을 미세하게 형성하여 질화물계 반도체 소자의 동작 속도를 개선할 수 있는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 미세 게이트 컨택홀을 용이하게 형성할 수 있는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트 컨택홀 형상의 변형을 통하여 게이트 전극의 끝단에서의 전계 집중을 억제하여 항복 전압을 개선하면서 전체 게이트 저항을 감소시킬 수 있는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 기계적 및 열적 스트레스에 의한 변형이나 손상을 억제할 수 있는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 베이스 기판, 질화물계 에피층, 소스 전극, 드레인 전극, 보호층 및 게이트 전극을 포함하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 제공한다. 상기 에피층은 상기 베이스 기판 위에 형성된다. 상기 소스 전극 및 드레인 전극은 상기 질화물계 에피층 위에 일정 간격을 두고 형성된다. 상기 보호층은 상기 에피층 위를 덮으며, 상기 소스 전극 및 드레인 전극 사이에 위치하며 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀이 형성되어 있다. 그리고 상기 게이트 전극은 상기 게이트 컨택홀을 충전하며 상기 게이트 컨택홀 상부의 보호층 위에 형성된다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 보호층은 제1 보호층과 측벽부를 포함할 수 있다. 상기 제1 보호층은 상기 베이스 기판의 위를 덮되, 상기 소스 전극 및 드레인 전극 사이의 상기 에피층 부분이 노출되며 상기 게이트 컨택홀의 입구의 크기에 대응되는 일정폭을 갖는 제1 게이트 컨택홀을 형성한다. 그리고 상기 측벽부는 상기 제1 게이트 컨택홀의 내측벽에 형성되어 상기 게이트 컨택홀의 경사 구조를 형성한다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 제1 보호층의 소재는 실리콘질화물(SiNX)일 수 있다. 상기 측벽부는 실리콘질화물, 알루미늄질화물(AlN), 티타늄산화물(TiO2), 알루미늄산화물(Al2O3) 및 실리콘산화물(SiO2) 중에 하나일 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 질화물계 에피층은 상기 베이스 기판 위에 형성된 GaN층과, 상기 GaN층 위에 형성되어 상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자에 있어서, 상기 보호층에는 상기 소스 전극 및 상기 드레인 전극이 노출되는 소스 컨택홀과 드레인 컨택홀이 각각 형성될 수 있다.
본 발명에 따른 질화물계 반도체 소자는, 상기 게이트 컨택홀에 노출된 상기 AlGaN층의 일부를 제거하여 형성된 리세스(recess)를 더 포함할 수 있다. 이때 상기 리세스에 상기 게이트 전극을 형성하는 물질이 충전된다.
본 발명은 또한, 베이스 기판을 준비하는 준비 단계, 상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계, 상기 에피층 위에 일정 간격을 두고 소스 전극 및 드레인 전극을 형성하는 소스 및 드레인 전극 형성 단계, 상기 에피층 위를 덮으며, 상기 소스 전극 및 드레인 전극 사이에 위치하며 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀을 갖는 보호층을 형성하는 게이트 컨택홀 형성 단계, 및 상기 게이트 컨택홀을 충전하며 상기 게이트 컨택홀 상부의 보호층 위에 게이트 전극을 형성하는 게이트 전극 형성 단계를 포함하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 게이트 컨택홀 형성 단계는, 상기 베이스 기판 위의 상기 에피층, 상기 소스 전극 및 드레인 전극을 덮는 제1 보호층을 형성하는 단계, 상기 소스 전극 및 드레인 전극 사이의 상기 에피층 부분이 노출되며 상기 제1 보호층 부분을 식각하여 일정폭을 갖는 제1 게이트 컨택홀을 형성하는 단계, 상기 제1 게이트 컨택홀을 포함하여 상기 제1 보호층을 덮는 제2 보호층을 형성하는 단계, 및 상기 제1 보호층 위의 제2 보호층을 제거하여 상기 제1 게이트 컨택홀의 내측벽에 경사 구조를 형성하는 상기 제2 보호층 소재의 측벽부를 갖는 상기 게이트 컨택홀을 형성하는 측벽부 형성 단계를 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 제1 게이트 컨택홀의 내측벽과 상기 측벽부 간의 최대 거리는 상기 제2 보호층의 두께에 비례할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 측벽부 형성 단계에서, 상기 제2 보호층은 건식 식각으로 제거할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 에피층 형성 단계는, 상기 베이스 기판 위에 GaN층을 형성하는 단계, 및 상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 상기 GaN층 위에 형성하는 단계를 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법은, 상기 측벽부 형성 단계 이후에 수행되는, 상기 측벽부를 식각 마스크로하여 상기 AlGaN층의 일부를 식각하여 리세스를 형성하는 단계를 더 포함할 수 있다. 이때 상기 게이트 전극 형성 단계에서, 상기 게이트 전극을 형성하는 물질이 상기 리세스에 충전될 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 게이트 컨택홀 형성 단계는, 상기 베이스 기판의 위의 상기 에피층, 상기 소스 전극 및 드레인 전극을 덮는 보호층을 형성하는 단계, 및 상기 소스 전극 및 드레인 전극 사이의 상기 에피층 부분이 노출되게 상기 보호층 부분을 식각하되, 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀을 형성하는 게이트 컨택홀 형성 단계를 포함할 수 있다.
그리고 본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 게이트 컨택홀 형성 단계에서, 상기 소스 전극 및 상기 드레인 전극 위의 보호층을 제거하여 상기 소스 전극 및 상기 드레인 전극이 노출되는 소스 컨택홀과 드레인 컨택홀을 형성할 수 있다.
본 발명에 따르면, 보호층의 식각을 통하여 게이트 컨택홀을 형성할 때, 입구에서 바닥면쪽으로 구멍의 크기가 줄어드는 경사 구조로 형성함으로써, 게이트 컨택홀을 미세하게 형성하여 질화물계 반도체 소자의 동작 속도를 개선할 수 있다.
또한 보호층의 식각 모양의 변형을 통하여 내부가 완만한 경사 구조를 갖는 게이트 컨택홀을 형성함으로써, 미세 구조의 게이트 컨택홀을 용이하게 형성할 수 있고, 이를 통하여 게이트 전극의 끝단에서의 전계 집중을 억제하여 항복 전압을 개선하면서 전체 게이트 저항을 감소시킬 수 있다.
또한 미세 구조의 게이트 컨택홀에 노출된 AlGaN층을 제거하여 리세스를 형성하고, 그 리세스와 게이트 컨택홀에 충전되게 게이트 전극을 형성함으로써, 기생 저항을 감소시키고 동작 속도를 향상시키며, 노말리-오프(normally-off)를 향상시킬 수 있다.
또한 본 발명에 따른 게이트 컨택홀은 입구는 넓고 바닥면은 좁은 경사 구조로 형성함으로써, 게이트 컨택홀에 충전되는 부분과 게이트 컨택홀 밖에 형성되는 부분 사이의 연결 면적을 확보하여 기계적 및 열적 스트레스에 의한 게이트 전극의 변형이나 손상을 억제할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다.
도 2는 도 1의 "A"부분의 확대도이다.
도 3은 도 1의 질화물계 반도체 소자의 제조 방법에 따른 흐름도이다.
도 4는 도 3의 게이트 컨택홀 형성 단계에 따른 상세 흐름도이다.
도 5 내지 도 11은 도 3의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다.
도 14는 도 13의 "B"부분의 확대도이다.
도 2는 도 1의 "A"부분의 확대도이다.
도 3은 도 1의 질화물계 반도체 소자의 제조 방법에 따른 흐름도이다.
도 4는 도 3의 게이트 컨택홀 형성 단계에 따른 상세 흐름도이다.
도 5 내지 도 11은 도 3의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다.
도 14는 도 13의 "B"부분의 확대도이다.
하기의 설명에서는 본 발명의 실시예에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
또한 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 하나의 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자를 보여주는 단면도이다. 도 2는 도 1의 "A"부분의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 질화물계 반도체 소자(100)는 베이스 기판(10), 질화물계 에피층(20,30,40), 소스 전극(61), 드레인 전극(63), 게이트 전극(65) 및 보호층(70)을 포함한다. 에피층(20,30,40)은 베이스 기판(10) 위에 형성된다. 소스 전극(61) 및 드레인 전극(63)은 에피층(20,30,40) 위에 일정 간격을 두고 형성된다. 보호층(70)은 에피층(20,30,40) 위를 덮으며, 소스 전극(61) 및 드레인 전극(63) 사이에 위치하며 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀(76)을 구비한다. 그리고 게이트 전극(65)은 게이트 컨택홀(76)을 충전하며 게이트 컨택홀(76) 상부의 보호층(70) 위에 형성된다.
여기서 베이스 기판(10)으로는 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다. 베이스 기판(10)은 사파이어(Al2O3), 실리콘(Si), 산화아연(ZnO), 질화갈륨(GaN), 갈륨비소(GaAs), 탄화규소(SiC), 질화알루미늄(AlN), 산화 마그네슘(MgO) 등의 원소 혹은 화합물로 제조될 수 있다. 이때 베이스 기판(10)으로는 c면({0001}면), R면({1-102}), M면({1-100}) 및 A면({11-20})을 갖는 사파이어 기판 등이 사용될 수 있다. 또한 베이스 기판(10)으로는 {111} 면을 갖는 실리콘 기판 등이 사용될 수 있다.
에피층(20,30,40)은 베이스 기판(10) 위에 형성된 GaN층(20)과, GaN층(20) 위에 형성되어 GaN층(20)과 계면 부분에 2DEG층(30)을 형성하는 AlGaN층(40)을 포함할 수 있다. 베이스 기판(10) 상부의 에피층(20,30,40)의 일부를 식각하여 메사구조를 형성한다. 즉 소자 간 절연을 위하여 AlGaN층(40), 2DEG층(30) 및 GaN층(20)의 일부를 식각하여 메사구조로 형성한다.
소스 전극(61) 및 드레인 전극(63)은 메사구조의 AlGaN층(20) 위에 오믹 접합을 통하여 형성할 수 있다. 이때 오믹 접합은 Ti/Al/M/Au 순으로 적층하여 형성할 수 있다. 여기서 M은 Ni, Ti, Pt, Mo, Ta 중에 하나일 수 있다.
또는 오믹 접합은 Ti/Al 순으로 적층하여 형성할 수 있다. 여기서 오믹 접합의 Al층에 산화막이 형성되는 것을 방지하기 위해서, Ti, Ni, Pt, Mo, Ta 중에 하나를 Al층 위에 추가적으로 증착하여 형성할 수 있다.
보호층(70)은 제1 보호층(71)과 측벽부(75)를 포함한다. 제1 보호층(71)은 베이스 기판(10)의 위를 덮되, 소스 전극(61) 및 드레인 전극(63) 사이의 에피층 부분인 AlGaN층(40)이 노출되며 게이트 컨택홀(76)의 입구의 크기에 대응되는 일정폭을 갖는 중간 단계의 게이트 컨택홀(76a; 이하, '제1 게이트 컨택홀'이라 함)이 형성되어 있다. 측벽부(75)는 제1 게이트 컨택홀(76a)의 내측벽에 형성되어 게이트 컨택홀(76)의 경사 구조를 형성하며, 제1 게이트 컨택홀(76a)의 크기를 축소시킨다. 제1 보호층(71)의 소재로는 실리콘질화물(SiNX)이 사용될 수 있다. 측벽부(75)는 실리콘질화물, 알루미늄질화물(AlN), 티타늄산화물(TiO2), 알루미늄산화물(Al2O3) 및 실리콘산화물(SiO2) 중에 하나가 사용될 수 있다.
또한 보호층(70)에는 소스 전극(61) 및 드레인 전극(63)이 노출되는 소스 컨택홀(72)과 드레인 컨택홀(74)이 각각 형성되어 있다. 물론 소스 컨택홀(72) 및 드레인 컨택홀(74)은 게이트 컨택홀(76)과 같은 동일한 형태로 측벽부(75)를 갖는다.
그리고 게이트 전극(65)은 게이트 컨택홀(76)을 충전하며, 게이트 컨택홀(76) 상부의 제1 보호층(71) 위에 형성된다. 물론 게이트 전극(65)은 소스 전극(61)과 드레인 전극(63) 사이에 형성된다. 이때 게이트 전극(65)은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다
이와 같은 제1 실시예에 따른 질화물계 반도체 소자(100)는 보호층(70)의 식각을 통하여 게이트 컨택홀(76)을 형성할 때, 입구에서 바닥면쪽으로 구멍의 크기가 줄어드는 경사 구조로 형성함으로써, 게이트 컨택홀(76)을 미세하게 형성하여 질화물계 반도체 소자(100)의 동작 속도를 개선할 수 있다.
또한 보호층(70)의 식각 모양의 변형을 통하여 내부가 완만한 경사 구조를 갖는 게이트 컨택홀(76)을 형성함으로써, 미세 구조의 게이트 컨택홀(76)을 용이하게 형성할 수 있고, 이를 통하여 게이트 전극(65)의 끝단에서의 전계 집중을 억제하여 항복 전압을 개선하면서 전체 게이트 저항을 감소시킬 수 있다.
또한 게이트 컨택홀(76)은 입구는 넓고 바닥면은 좁은 경사 구조로 형성함으로써, 게이트 컨택홀(76)에 충전되는 부분과 게이트 컨택홀(76) 밖에 형성되는 부분 사이의 연결 면적을 확보하여 기계적 및 열적 스트레스에 의한 게이트 전극(65)의 변형이나 손상을 억제할 수 있다.
이와 같은 제1 실시예에 따른 질화물계 반도체 소자(100)의 제조 방법에 대해서 도 1 내지 도 11을 참조하여 설명하면 다음과 같다. 여기서 도 3은 도 1의 질화물계 반도체 소자(100)의 제조 방법에 따른 흐름도이다. 도 4는 도 3의 게이트 컨택홀 형성 단계에 따른 상세 흐름도이다. 그리고 도 5 내지 도 11은 도 3의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
먼저 도 5에 도시된 바와 같이, S81단계에서 베이스 기판(10)을 준비한다. 이때 베이스 기판(10)으로는 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다.
다음으로 S83단계에서 베이스 기판(10) 위에 에피층(20,30,40)을 형성한다. 이때 에피층(20,30,40)은 베이스 기판(10) 위에 형성되며, 질화물계 소재를 다층으로 성장하여 형성할 수 있다. 이때 에피층(20,30,40)은 베이스 기판(10) 위에 형성된 GaN층(20)과, GaN층(20) 위에 형성되어 GaN층(20)과 계면 부분에 2DEG층(30)을 형성하는 AlGaN층(40)을 포함할 수 있다. 예컨대 GaN층(20)은 1 내지 3㎛의 두께로 형성될 수 있다. 2DEG층(30)은 수nm의 두께로 형성될 수 있다. 그리고 AlGaN층(40)은 AlXGa1-XN(0≤x≤1)의 조성을 가지면서 20nm 두께로 형성될 수 있다. 여기서 x는 0.3일 수 있으며, 이것에 한정되는 것은 아니다.
다음으로 도 6에 도시된 바와 같이, S85단계에서 에피층(20,30,40)의 일부를 식각하여 메사구조를 형성한다. 즉 소자 간 절연을 위하여 AlGaN층(40), 2DEG층(30) 및 GaN층(20)의 일부를 식각하여 메사구조로 형성한다. 예컨대 AlGaN층(40), 2DEG층(30)을 포함하여 GaN층(20)을 약 200nm 깊이로 식각하여 메사구조로 형성할 수 있다. 이때 식각 방법으로는 Cl2, BCl3 등의 공정 가스를 이용한 건식 식각 방법이 사용될 수 있다.
다음으로 도 7에 도시된 바와 같이, S87단계에서 메사구조의 AlGaN층(40) 위에 오믹 접합을 통하여 소스 전극(61) 및 드레인 전극(63)을 형성한다. 이때 오믹 접합은 Ti/Al/M/Au 순으로 금속을 적층한 후, 리프트-오프(lift-off) 공정을 통해 형성할 수 있다. 여기서 M은 Ni, Ti, Pt, Mo, Ta 중에 하나일 수 있다. 예컨대 오믹 접합은 30nm Ti, 90nm Al, 30nm Ni 및 100nm Au의 금속을 순서대로 적층하여 형성할 수 있다.
또는 오믹 접합은 Ti/Al 순으로 금속을 적층한 후, 리프트-오프 공정을 통해 형성할 수 있다. 여기서 오믹 접합의 Al층에 산화막이 형성되는 것을 방지하기 위해서, Ti, Ni, Pt, Mo, Ta 중에 하나를 Al층 위에 추가적으로 증착하여 형성할 수 있다. 예컨대 오믹 접합은 30nm Ti, 90nm Al, 30nm Ni 및 100nm Au의 금속을 순서대로 적층하여 형성할 수 있다.
이때 오믹 접합을 형성하기 위한 오믹 금속을 다층으로 적층한 이후에 750 내지 1000℃에서 10 내지 60초 동안 열처리를 수행하여 형성한다.
이어서 도 8 내지 도 11에 도시된 바와 같이, S89단계에서 보호층(70)을 형성한 후 식각하여 경사 구조의 게이트 컨택홀(76)을 형성한다.
먼저 도 8에 도시된 바와 같이, S891 단계에서 베이스 기판(10) 위의 에피층(20,30,40), 소스 전극(61) 및 드레인 전극(63)을 덮는 제1 보호층(71)을 형성한다. 이때 제1 보호층(71)의 소재를 실리콘질화물(SiNX) 소재가 사용될 수 있다. 제1 보호층(71)은 소자의 표면을 보호하는 기능을 하며, 표면누설전류 감소 및 트랩의 감소를 통한 동작 전류를 증가시키는 기능을 한다. 예컨대 제1 보호층(71)은 10 내지 400nm의 두께로 형성될 수 있다.
다음으로 도 9에 도시된 바와 같이, S893단계에서 제1 보호층(71)을 식각하여 제1 게이트 컨택홀(76a)을 형성한다. 즉 감광막을 이용한 사진 공정을 통하여 소스 전극(61) 및 드레인 전극(63) 사이의 AlGaN층(40) 부분이 노출되게 제1 보호층(71) 부분을 식각하여 일정폭을 갖는 제1 게이트 컨택홀(76a)을 형성한다. 이때 제1 보호층(71)은 CF4 가스를 이용한 건식 식각 방법으로 형성할 수 있다.
또한 S893단계에서 제1 게이트 컨택홀(76a)을 형성할 때, 소스 전극(61) 및 드레인 전극(63) 위의 제1 보호층(71)을 제거하여 소스 전극(61) 및 드레인 전극(63)이 노출되는 중간 단계의 소스 컨택홀(72a; 이하 '제1 소스 컨택홀'이라 함)과 드레인 컨택홀(74a; 이하 '제1 드레인 컨택홀'이라 함)을 형성한다.
이어서 도 10에 도시된 바와 같이, S895단계에서 제1 보호층(71)을 덮는 제2 보호층(73)을 형성한다. 즉 제1 소스 컨택홀(72a), 제1 드레인 컨택홀(74a) 및 제1 게이트 컨택홀(76a)을 포함하여 제1 보호층(71)을 덮는 제2 보호층(73)을 형성한다. 이때 제2 보호층(73)으로는 실리콘질화물, 알루미늄질화물(AlN), 티타늄산화물(TiO2), 알루미늄산화물(Al2O3) 및 실리콘산화물(SiO2) 중의 하나가 사용될 수 있다. 예컨대 제1 실시예에서는 제2 보호층(73)을 실리콘질화물로 10 내지 400nm의 두께로 형성한다.
여기서 제2 보호층(73)은 게이트 컨택홀(도 11의 76)의 식각 모양을 결정하며 게이트 컨택홀(도 11의 76)의 길이를 결정한다. 즉 제2 보호층(73)의 두께에 비례하게 AlGaN층(40)에 노출되는 게이트 컨택홀(76)의 바닥면의 폭이 결정된다. 상세한 설명은 S897단계에서 설명하도록 하겠다.
다음으로 도 11에 도시된 바와 같이, S897단계에서 제2 보호층(도 10의 73)을 식각하여 경사 구조의 게이트 컨택홀(76)을 형성한다. 즉 제1 보호층(71) 위의 제2 보호층(73)을 제거하여 제1 게이트 컨택홀(도 10의 76a)의 내측벽에 경사 구조를 형성하는 제2 보호층 소재의 측벽부(75)를 갖는 게이트 컨택홀(76)을 형성한다. 이때 제2 보호층(73)의 식각은 감광막 없이 CF4 가스를 이용한 건식 식각 방법으로 형성한다.
여기서 제1 게이트 컨택홀(76a)의 내측벽에는 형성된 제2 보호층(73)의 두께에 대응되는 폭의 경사구조의 측벽부(75)가 형성된다. 즉 제2 보호층(73)의 건식 식각은 수직 방향에 비해서 수평 방향으로의 식각 속도가 상대적으로 느리고, 넓은 공간에 비해서 좁은 공간에서의 식각 속도가 상대적으로 느리다. 이로 인해 제2 보호층(73)을 건식 식각으로 제거하면, 제1 게이트 컨택홀(76a)에 형성된 제2 보호층(73)은 경사구조를 갖도록 형성된다. 즉 게이트 컨택홀(76)은 입구는 넓고 바닥면으로 갈수록 점진적으로 좁아지는 경사 구조로 형성될 수 있다. 이때 제1 게이트 컨택홀(76a)의 내측벽과 측벽부(75) 간의 최대 거리는 제2 보호층(73)의 두께에 비례한다. 또한 제1 보호층(71) 및 제2 보호층(73)의 두께에 따라 게이트 컨택홀(76)의 크기가 조정될 수 있다.
여기서 제1 보호층(71)과 측벽부(75)가 보호층(70)을 형성한다.
또한 S897단계에서 게이트 컨택홀(76)을 형성할 때, 소스 전극(61) 및 드레인 전극(63) 위의 제2 보호층(73)을 제거하여 소스 전극(61) 및 드레인 전극(63)이 노출되는 소스 컨택홀(72)과 드레인 컨택홀(74)을 함께 형성한다. 물론 제1 소스 컨택홀(도 10의 72a)과 제1 드레인 컨택홀(도 10의 74a)의 내측벽에는 제2 보호층(73) 소재의 측벽부(75)가 형성되며, 경사 구조로 형성된다.
그리고 도 1 및 도 2에 도시된 바와 같이, S91단계에서 게이트 컨택홀(76)을 충전하는 게이트 전극(65)을 형성한다. 물론 게이트 전극(65)은 소스 전극(61)과 드레인 전극(63) 사이에 형성된다. 이때 게이트 전극(65)은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다. 예컨대 게이트 전극(65)은 50nm Ni 및 400nm Au의 금속을 순서대로 적층하여 형성할 수 있다. 이때 게이트 컨택홀(76)은 입구는 넓고 바닥면은 좁은 경사 구조로 형성함으로써, 게이트 컨택홀(76)에 충전되는 부분과 게이트 컨택홀(76) 밖에 형성되는 부분 사이의 연결 면적을 확보하여 기계적 및 열적 스트레스에 의한 게이트 전극(65)의 변형이나 손상을 억제할 수 있다.
한편 제1 실시예에서는 게이트 컨택홀(76)에 노출된 AlGaN층(40) 위에 게이트 전극(65)을 형성하는 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 12에 도시된 바와 같이, S89단계에서 게이트 컨택홀(176)을 형성한 이후에 게이트 컨택홀(176)의 측벽부(175)를 마스크로 하여 AlGaN층(140)의 일부를 식각하여 리세스(143; recess)를 형성할 수 있다.
도 12는 본 발명의 제2 실시예에 따른 미세 게이트 컨택홀(176)을 갖는 질화물계 반도체 소자(200)를 보여주는 단면도이다.
도 12을 참조하면, 제2 실시예에 따른 질화물계 반도체 소자(200)는 베이스 기판(110), 질화물계 에피층(120,130,140), 소스 전극(161), 드레인 전극(163), 게이트 전극(165) 및 보호층(170)을 포함한다. 특히 게이트 컨택홀(176)에 노출된 AlGaN층(140)의 일부를 제거하여 형성된 리세스(143)를 더 포함한다. 리세스(143)에 게이트 전극(165)을 형성하는 물질이 충전된다.
이와 같은 제2 실시예에 따른 질화물계 반도체 소자(200)는 다음과 같이 제조될 수 있다. 이때 S81단계 내지 S89단계까지는 제1 실시예에 따른 질화물계 반도체 소자(도 1의 100)의 제조 방법과 동일하게 진행된다.
다음으로 S89단계 이후에 게이트 컨택홀(176)의 측벽부(165)를 식각 마스크로 하여 AlGaN층(140)의 일부를 식각하여 리세스(143)를 형성하는 단계를 수행한다. 이때 AlGaN층(140)의 식각은 제1 보호층(171) 및 측벽부(175)에 양호한 선택비를 갖는 공정 가스, 예컨대 Cl2, BCl3 등의 공정 가스를 이용한 건식 식각 방법이 사용될 수 있다.
여기서 리세스(143)의 바닥면과 2DEG층(30) 간의 거리는 5nm 이상이 되게 리세스(143)를 형성할 수 있으며, 바람직하게는 5 내지 15nm의 거리를 유지할 수 있도록 형성하는 것이다.
그리고 리세스(143)를 포함한 게이트 컨택홀(176)을 충전하며, 게이트 컨택홀(176) 상부의 제1 보호층(171) 위에 게이트 전극(165)을 형성한다. 즉 게이트 전극(165) 형성 단계에서, 게이트 전극(165)을 형성하는 물질이 리세스(143)에 충전된다.
이와 같이 제2 실시예에 따른 질화물계 반도체 소자(200)는 제1 실시예에 다른 질화물계 반도체 소자(도 1의 100)과 동일한 형태의 게이트 컨택홀(176)에 게이트 전극(165)이 형성되기 때문에, 게이트 컨택홀(176)로 인한 효과를 동일하게 기대할 수 있다. 더불어 미세 구조의 게이트 컨택홀(176)에 노출된 AlGaN층(140)의 일부를 제거하여 리세스(143)를 형성하고, 그 리세스(143)와 게이트 컨택홀(176)에 충전되게 게이트 전극(165)을 형성함으로써, 기생 저항을 감소시키고 동작 속도를 향상시키며, 노말리-오프(normally-off)를 향상시킬 수 있다.
한편 제1 및 제2 실시예에서는 게이트 컨택홀을 제1 보호층 위에 형성된 제2 보호층의 제거를 통하여 형성한 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 13 및 도 14에 도시된 바와 같이, 단층으로 형성된 보호층(270)의 식각을 통하여 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀(276)을 형성할 수 있다.
도 13은 본 발명의 제3 실시예에 따른 미세 게이트 컨택홀(276)을 갖는 질화물계 반도체 소자(300)를 보여주는 단면도이다. 도 14는 도 13의 "B"부분의 확대도이다.
도 13 및 도 14를 참조하면, 제3 실시예에 따른 질화물계 반도체 소자(300)는 베이스 기판(210), 질화물계 에피층(220,230,240), 소스 전극(261), 드레인 전극(263), 게이트 전극(265) 및 보호층(270)을 포함한다. 이때 보호층(270)은 단층으로 형성되며, 경사 구조를 형성하기 위한 다른 보호층을 더 형성할 필요가 없다.
특히 보호층(270)의 게이트 컨택홀(276)은 소스 전극(261) 및 드레인 전극(263) 사이의 AlGaN층(240) 부분이 노출되게 보호층(270) 부분을 식각하되, 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀(276)을 형성한다. 예컨대 게이트 컨택홀(276)은 습식 식각 또는 건식 식각의 공정 조건의 조절을 통하여 경사 구조의 게이트 컨택홀(276)을 한번에 형성할 수도 있다.
이와 같이 제3 실시예에 따른 질화물계 반도체 소자(300)는 게이트 컨택홀(276)이 경사구조를 갖기 때문에, 제1 실시예에 따른 질화물계 반도체 소자(도 1의 100)와 동일한 효과를 기대할 수 있다. 또한 단층의 보호층(270)으로 게이트 컨택홀(276)을 형성하기 때문에, 제1 및 제2 보호층을 이용하여 게이트 컨택홀(276)을 형성하는 제1 실시예에 따른 질화물계 반도체 소자(100)에 비해서 제조 공정을 단순화할 수 있다.
그리고 제3 실시예에서는 AlGaN층(240)이 노출되게 게이트 컨택홀(276)이 형성된 예를 개시하였지만, 제2 실시예에와 같이 게이트 컨택홀(276)을 식각 마스크로하여 리세스를 형성하고, 리세스에 충전되게 게이트 전극을 형성할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10 : 베이스 기판
20 : GaN층
30 : 2DEG층
40 : AlGaN층
61 : 소스 전극
63 : 드레인 전극
65 : 게이트 전극
70 : 보호층
71 : 제1 보호층
72 : 소스 컨택홀
73 : 제2 보호층
74 : 드레인 컨택홀
75 : 측벽부
76 : 게이트 컨택홀
100 : 질화물계 반도체 소자
20 : GaN층
30 : 2DEG층
40 : AlGaN층
61 : 소스 전극
63 : 드레인 전극
65 : 게이트 전극
70 : 보호층
71 : 제1 보호층
72 : 소스 컨택홀
73 : 제2 보호층
74 : 드레인 컨택홀
75 : 측벽부
76 : 게이트 컨택홀
100 : 질화물계 반도체 소자
Claims (15)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 베이스 기판을 준비하는 준비 단계;
상기 베이스 기판 위에 질화물계 에피층을 형성하는 에피층 형성 단계;
상기 에피층 위에 일정 간격을 두고 소스 전극 및 드레인 전극을 형성하는 소스 및 드레인 전극 형성 단계;
상기 에피층 위를 덮으며, 상기 소스 전극 및 드레인 전극 사이에 위치하며 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀을 갖는 보호층을 형성하는 게이트 컨택홀 형성 단계;
상기 게이트 컨택홀을 충전하며 상기 게이트 컨택홀 상부의 보호층 위에 게이트 전극을 형성하는 게이트 전극 형성 단계;를 포함하고,
상기 게이트 컨택홀 형성 단계는,
상기 베이스 기판 위의 상기 에피층, 상기 소스 전극 및 드레인 전극을 덮는 제1 보호층을 형성하는 단계;
상기 소스 전극 및 드레인 전극 사이의 상기 에피층 부분이 노출되며 상기 제1 보호층 부분을 식각하여 일정폭을 갖는 제1 게이트 컨택홀을 형성하는 단계;
상기 제1 게이트 컨택홀을 포함하여 상기 제1 보호층을 덮는 제2 보호층을 형성하는 단계;
건식 식각으로 상기 제1 보호층 위의 제2 보호층을 제거하여 상기 제1 게이트 컨택홀의 내측벽에서 상기 제1 게이트 컨택홀의 안쪽으로 돌출되어 경사 구조를 형성하는 상기 제2 보호층 소재의 측벽부를 갖는 상기 게이트 컨택홀을 형성하는 측벽부 형성 단계;
를 포함하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 삭제
- 제7항에 있어서,
상기 제1 게이트 컨택홀의 내측벽과 상기 측벽부 간의 최대 거리는 상기 제2 보호층의 두께에 비례하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제7항에 있어서, 상기 제1 게이트 컨택홀을 형성하는 단계에서,
상기 제1 게이트 컨택홀은 건식 식각으로 형성하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제7항에 있어서,
상기 제1 보호층의 소재는 실리콘질화물(SiNX)이고,
상기 제2 보호층의 소재는 실리콘질화물, 알루미늄질화물(AlN), 티타늄산화물(TiO2), 알루미늄산화물(Al2O3) 및 실리콘산화물(SiO2) 중에 하나인 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제7항에 있어서, 상기 에피층 형성 단계는,
상기 베이스 기판 위에 GaN층을 형성하는 단계;
상기 GaN층과 계면 부분에 2-차원 전자 가스(2DEG)층을 형성하는 AlGaN층을 상기 GaN층 위에 형성하는 단계;
를 포함하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제12항에 있어서, 상기 측벽부 형성 단계 이후에 수행되는,
상기 측벽부를 식각 마스크로하여 상기 AlGaN층의 일부를 식각하여 리세스를 형성하는 단계;
를 더 포함하며,
상기 게이트 전극 형성 단계에서, 상기 게이트 전극을 형성하는 물질이 상기 리세스에 충전되는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제7항에 있어서, 상기 게이트 컨택홀 형성 단계는,
상기 베이스 기판의 위의 상기 에피층, 상기 소스 전극 및 드레인 전극을 덮는 보호층을 형성하는 단계;
상기 소스 전극 및 드레인 전극 사이의 상기 에피층 부분이 노출되게 상기 보호층 부분을 식각하되, 입구는 넓고 바닥면은 좁은 경사 구조의 게이트 컨택홀을 형성하는 게이트 컨택홀 형성 단계;
를 포함하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법. - 제7항 또는 제14항에 있어서, 상기 게이트 컨택홀 형성 단계에서,
상기 소스 전극 및 상기 드레인 전극 위의 보호층을 제거하여 상기 소스 전극 및 상기 드레인 전극이 노출되는 소스 컨택홀과 드레인 컨택홀을 형성하는 것을 특징으로 하는 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자의 제조 방법.
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|---|---|---|---|
| KR1020100135767A KR101219441B1 (ko) | 2010-12-27 | 2010-12-27 | 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020100135767A KR101219441B1 (ko) | 2010-12-27 | 2010-12-27 | 미세 게이트 컨택홀을 갖는 질화물계 반도체 소자 및 그의 제조 방법 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57154877A (en) * | 1981-03-19 | 1982-09-24 | Nec Corp | Schottky barrier gate type field effect transistor |
| KR20060126712A (ko) * | 2003-12-17 | 2006-12-08 | 니트로넥스 코오포레이션 | 전극 형성층을 포함하는 질화갈륨 재료 영역을 사용하는반도체 구조물, 트랜지스터 및 쇼트키 다이오드, 및 그들을형성하는 방법 |
| KR20080079604A (ko) * | 2007-02-27 | 2008-09-01 | 후지쯔 가부시끼가이샤 | 화합물 반도체 장치 및 그것을 이용한 도허티 증폭기 |
| KR20100057113A (ko) * | 2008-11-21 | 2010-05-31 | 페어차일드코리아반도체 주식회사 | 질화물계 반도체 소자 및 그 제조방법 |
-
2010
- 2010-12-27 KR KR1020100135767A patent/KR101219441B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20100057113A (ko) * | 2008-11-21 | 2010-05-31 | 페어차일드코리아반도체 주식회사 | 질화물계 반도체 소자 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20120073865A (ko) | 2012-07-05 |
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