KR100458164B1 - 탄탈을 포함하는 오믹 전극 및 이를 형성하기 위한 적층구조와 반도체 소자 및 이들의 제조 방법 - Google Patents

탄탈을 포함하는 오믹 전극 및 이를 형성하기 위한 적층구조와 반도체 소자 및 이들의 제조 방법 Download PDF

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Abstract

Ta막을 포함하는 적층 구조의 금속막을 열처리함으로써 얻어지는 오믹 전극 및 이를 포함하는 반도체 소자와, 이들의 제조 방법에 관하여 개시한다. 본 발명에 따른 오믹 전극은 AlGaN 화합물 반도체층 위에 Ta막을 형성하고, 상기 Ta막 위에 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성하고, 상기 Ta막 및 적층 구조의 금속층이 형성된 결과물을 열처리하는 방법에 의하여 형성된다. 본 발명에 따른 오믹 전극에서는 열처리시 생성된 TaN상에 의하여 향상된 오믹 저항치가 얻어진다.

Description

탄탈을 포함하는 오믹 전극 및 이를 형성하기 위한 적층 구조와 반도체 소자 및 이들의 제조 방법 {Ohmic electrode containing tantalum and multi-layered structure for making the same, semiconductor device and methods for manufacturing the same}
본 발명은 전계효과형 반도체 소자 및 그 제조 방법에 관한 것으로, 전력 증폭용으로 사용되는 질화물계 HFET(heterostructure field effect transistor) 소자를 구성하는 오믹 전극 및 이를 포함하는 반도체 소자와, 이들의 제조 방법에 관한 것이다.
디지탈 통신 기술이 발달함에 따라, 무선 통신 및 인터넷 관련 기술이 크게 발전하고 있다. 무선 통신 기술의 발전으로 인하여 주파수 대역이 점차 고주파화되고, 높은 증폭 효율 및 높은 사용 전압이 요구되고 있다. 이에 따라 통신용 소자의 제조 공정은 점차 복잡하고 어려워지고 있다.
지금까지 개발된 전력 증폭기용 반도체 소자는 MESFET (metal semiconductor FET), MOSFET (metal oxide semiconductor FET), BJT (bipolar junction transistor), HEMT (high electron mobility transistor), PHEMT (pseudomorphic heterojunction electron mobility transistor), HBT (heterobipolar transistor) 등 다양하게 존재한다. 전력 소자는 반도체 재료의 종류에 따라 그 특성이 크게 변하게 된다.
1세대 전력 증폭기는 실리콘(Si)을 이용한 전력 소자로서 그 증폭 효율이 크지 않았다. 그 후 많은 연구가 거듭되어 상용화되어 있는 2세대 전력 소자는 GaAs를 이용한 소자이다. GaAs는 Si보다 전자의 이동도가 높기 때문에 보다 빠른 속도의 동작이 가능하며, 증폭 효율도 높아 종래의 통신용 소자의 반도체 재료로서 각광받아 왔다. 그러나, GaAs의 밴드 갭이 1.4 eV 정도로 작아서 높은 전력 증폭에는 적합하지 않았으며, 열에 대한 안정성도 낮아서 소자가 쉽게 열화 되는 문제점을 나타냈다.
그 후, 차세대 무선 통신 기술을 위하여 GaN 또는 SiC를 이용한 전자 소자에 대하여 많은 연구가 이루어져 왔다. GaN은 밴드 갭이 3.4 eV인 직접천이형(direct transiton) 극대 밴드 갭(wide band-gap) 반도체 재료로서, 열적 안정성 및 화학적 안정성이 뛰어나서 고온에서 동작이 가능하다. GaN은 청색 및 자외선 영역의 빛을 내는 LED(light emitting diode), LD(laser diode) 등과 같은 광소자와, 고온, 고출력 및 내부식성 전자 소자 등에의 응용성이 우수하여 전세계적으로 관심의 대상이 되고 있다. 전력 소자에 적용하는 경우, 고온 동작이 가능하고, 고출력 소자로서 적합하기 때문에 기존의 무선 통신용에서보다 더 높은 출력을 요하는 기지국이나 위성 통신용 모듈을 위한 소자로서 적합하다.
GaN을 이용한 전력 소자의 종류로는 MESFET, HFET, HEMT, MOS-HFET, BJT 등이 있다. 그 중, GaN MESFET은 전자 이동도가 낮아 소자의 주파수 특성을 나타내는 차단 주파수 (cut-off grequency, fT) 및 최대 진동수 주파수 (maximum oscillation frequency, fmax)가 낮아서 고주파수에서는 사용하기 어렵다.
상기와 같은 MESFET의 단점을 극복하기 위해 개발된 소자가 AlGaN/GaN HFET (heterostructure field effect transistor)이다. AlGaN/GaN HFET는 격자 크기와 밴드 갭 에너지가 서로 다른 AlGaN 및 GaN의 이종 결합으로 인한 압전기 효과 (piezoelectric effect)에 의해서 에너지 밴드가 휘어져서 전자가 집중적으로 모임으로써 형성되는 2DEG (2-Dimensional electron gas)를 이용함으로써 전자 이동도를 획기적으로 늘린 소자 구조이다. 따라서, AlGaN/GaN HFET는 MESFET에 비해 증폭효율, 주파수 특성 등 모든 면에서 우수한 성능을 보여왔다.
AlGaN/GaN HFET는 소오스 및 드레인으로 불리는 오믹 전극과, 게이트로 불리는 쇼트키 전극으로 구성되어 있다. 오믹 전극은 전극과 반도체 사이에 전류가 자유롭게 이동할 수 있는 금속 전극이다. 쇼트키 전극은 전류가 역방향으로는 흐르지 않는 특징을 가지고 있다. 전자는 소오스로부터 드레인으로 채널층이라 하는 자유 전자 이동층을 따라 이동하고, 소오스와 드레인 사이에 존재하는 쇼트키 전극인 게이트는 공핍 영역을 조절해서 상기 채널층을 따라 이동되는 전자의 양을 조절하는 구조를 가지고 있다. 여기서, 소오스, 게이트 및 드레인과 같은 금속 전극의 계면 특성은 소자의 전기적 특성에 매우 중요한 역할을 한다. AlGaN/GaN HFET 소자에서, 소오스 및 드레인과 같은 오믹 전극의 접촉 저항(ohmic contact resistance)은 소자의 드레인 전류, 트랜스컨덕턴스(transconductance), 무릎 전압(knee voltage) 등에 결정적 영향을 미친다. AlGaN/GAN HFET 소자를 통신용 소자로 사용하는 경우, 오믹 접촉 저항 특성은 신호 이득(associate gain) 및 전력 효율 (power added efficiency)의 특성을 좌우한다.
지금까지는 GaN 계열의 소자에서 오믹 전극 물질로서 Ti-Al계 물질이 주로 사용되어 왔다. 오믹 전극 물질로서 Ti(300Å)/Al(1200Å)의 공정 조성을 가지는 박막을 증착시킨 후 열처리하면 Ti-Al가 용융되면서 AlGaN기판의 얇은 표면도 함께 용융되어 재결정되는 과정에서 TiN 또는 AlN을 형성하면서 N 공격자점(vacancies)이 형성되어 오믹 접촉을 형성하게 된다. 또한, 종래 기술에서는 Ti-Al계 오믹 전극의 접촉 저항 특성을 좋게하기 위하여 오믹 전극 표면의 캡층(cap layer)으로서Ni/Au 또는 Ni/Pt 등을 사용하였다. 그러나, 지금까지의 기술에 따르면 오믹 전극의 접촉 저항 특성을 향상시키는 데에는 구조적 한계가 있었다. 따라서, 오믹 접촉 저항 특성을 더욱 향상시킬 수 있는 새로운 구조의 오믹 전극을 개발하는 것이 필요하다.
본 발명의 목적은 향상된 접촉 저항 특성을 가지는 오믹 전극을 형성하기 위한 적층 구조를 제공하는 것이다.
본 발명의 다른 목적은 반도체 소자에 적용하였을 때 향상된 접촉 저항 특성을 제공할 수 있는 구조를 가지는 오믹 전극을 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 접촉 저항 특성을 제공할 수 있는 구조의 오믹 전극을 갖춘 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 소자에 적용하였을 때 향상된 접촉 저항 특성을 제공할 수 있는 구조를 가지는 오믹 전극의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 접촉 저항 특성을 제공할 수 있는 구조의 오믹 전극을 갖춘 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5a는 본 발명의 방법에 따라 Ta막을 포함하는 적층 구조의 금속막으로부터 얻어진 오믹 전극의 상면을 보여주는 광학 현미경 사진이다.
도 5b는 Ta막을 포함하지 않는 금속막으로부터 얻어진 종래 기술에 따른 오믹 전극의 상면을 보여주는 광학 현미경 사진이다.
도 5c는 Ta막을 포함하지 않는 금속막으로부터 얻어진 다른 종래 기술에 따른 오믹 전극의 상면을 보여주는 광학 현미경 사진이다.
도 6은 본 발명에 따른 오믹 전극의 열처리 온도에 따른 접촉 저항 특성을 평가한 결과를 나타내는 그래프이다.
도 7은 본 발명에 따른 오믹 전극과 종래 기술에 따른 오믹 전극의 계면 구조 변화에 대한 X-선 분석 결과를 나타낸 그래프이다.
도 8은 본 발명에 따른 오믹 전극을 갖춘 HFET 소자의 전류-전압(I-V) 특성 곡선이다.
도 9는 본 발명에 따른 오믹 전극을 갖춘 HFET 소자의 트랜스컨덕턴스(Gm) 특성 곡선이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판, 12: 제1 화합물 반도체층, 14: 제2 화합물 반도체층, 20: Ta막, 22: Ti막, 24: Al막, 30: 기판, 32: 제1 화합물 반도체층, 34: 제2 화합물 반도체층, 40: Ta막, 42: Ti막, 44: Al막, 46: Ni막, 48: Au막, 50: 기판, 52: 제1 화합물 반도체층, 54: 제2 화합물 반도체층, 60: Ta막, 62: Ti막, 64: Al막, 66: Pt막, 68: Au막, 100: 기판, 102: 제1 화합물 반도체층, 104: 제2 화합물 반도체층, 110: 오믹 전극, 112: 게이트 전극.
상기 목적을 달성하기 위하여, 본 발명에서는 화합물 반도체층 위에 오믹 전극을 형성하기 위한 적층 구조를 제공한다. 상기 적층 구조는 상기 화합물 반도체층 위에 상기 화합물 반도체층과 접하도록 형성된 Ta막과, 상기 Ta막 위에 형성된 Al 함유 금속층을 포함한다.
상기 Al 함유 금속층은 Ti막과 Al막이 순차 적층된 이중층으로 이루어진다. 상기 적층 구조는 상기 Al 함유 금속층 위에 형성된 캡층(cap layer)을 더 포함할 수 있다. 상기 캡층은 Ni막과, 상기 Ni막 위에 형성된 Au막으로 이루어질 수 있다. 또는, 상기 캡층은 Pt막과, 상기 Pt막 위에 형성된 Au막으로 이루어질 수 있다.
상기 화합물 반도체층은 AlGaN으로 이루어진다.
상기 다른 목적을 달성하기 위하여, 본 발명에서는 기판과, 상기 기판 위에 형성된 제1 화합물 반도체층과, 상기 제1 화합물 반도체층과는 다른 격자 상수를 가지는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층 위에 형성되고, Ta를 함유하는 오믹 전극과, 상기 제2 화합물 반도체층 위에 형성된 게이트 전극을 포함하는 반도체 소자를 제공한다.
상기 기판은 Al2O3로 이루어진다. 상기 제1 화합물 반도체층은 도핑되지 않은 GaN으로 이루어지고, 상기 제2 화합물 반도체층은 AlGaN으로 이루어진다.
상기 오믹 전극은 상기 제2 화합물 반도체층 위에 차례로 적층된 Ta막을 포함하는 적층 구조의 금속막으로부터 형성된 것이다.
상기 게이트 전극은 Pt막으로 이루어진다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에서는 오믹 전극의 제조 방법을 제공한다. 본 발명에 따른 오믹 전극의 제조 방법에서는 화합물 반도체층 위에 Ta막을 형성한다. 상기 Ta막 위에 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성한다. 상기 적층 구조의 금속층이 형성된 결과물을 열처리한다. 상기 열처리는 질소 분위기하에서 600 ∼ 900℃의 온도로 행해진다. 바람직하게는, 상기 열처리는 RTA(rapid thermal annealing) 방법으로 행해진다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에서는 화합물 반도체층 위에 Ta막을 형성하고, 상기 Ta막 위에 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성하고, 상기 Ta막 및 적층 구조의 금속층이 형성된 결과물을 열처리하는 방법에 의하여 형성되는 것을 특징으로 하는 오믹 전극을 제공한다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 기판 위에 화합물 반도체층을 형성한다. 상기 화합물 반도체층 위에 Ta를 함유하는 금속층으로 이루어지는 오믹 전극을 형성한다. 상기 화합물 반도체층 위에 게이트 전극을 형성한다.
본 발명에 따른 오믹 전극은 종래 기술에 따른 오믹 전극 구조 비하여 뛰어난 열적 안정성을 가지며, 우수한 표면 특성을 갖는다. 또한, 본 발명에 따른 반도체 소자는 오믹 전극을 형성하기 위한 오믹 재료로서 Ta막을 사용함으로써 오믹 저항치가 향상될 수 있으며, 열적 안정성이 우수하다. 또한, 표면 특성이 우수한 오믹 전극을 갖춤으로써 소자의 전기적 특성을 향상시킬 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명의 제1 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 먼저 Al2O3기판(10)상에 도핑되지 않은 GaN으로 이루어지는 제1 화합물 반도체층(12)과, AlGaN으로 이루어지는 제2 화합물 반도체층(14)을 차례로 형성한 후, 리프트 오프(lift off) 방법을 이용하여 상기 제2 화합물 반도체층(14) 위에 약 1 ∼ 100nm의 Ta막(20)과 Al 함유 금속층(22, 24)이 차례로 적층된 적층 구조(multi-layered structure)를 형성한다. 상기 Al 함유 금속층(22, 24)은 약 10 ∼ 100nm 두께의 Ti막(22)과, 약 10 ∼ 200nm 두께의 Al막(24)으로 이루어진다. 상기 Ta막(20), Ti막(22) 및 Al막(24)은 각각 진공 증착법으로 형성된다. 보다 구체적으로 설명하면, 포토리소그래피 공정을 이용하여 상기 제2 화합물 반도체층(14) 위에 오믹 전극을 형성할 영역을 한정하는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴이 형성된 결과물상에 상기 Ta막(20), Ti막(22) 및 Al막(24)을 진공 증착법에 의해 차례로 형성한 후, 불필요한 부분을 리프트 오프 방법으로 제거하여, 상기 제2 화합물 반도체층(14) 위에 도 1에 도시한 바와 같은 Ta/Ti/Al 적층 구조의 금속막을 형성한다.
그 후, 상기 Ta/Ti/Al 적층 구조의 금속막이 형성된 결과물을 질소 분위기하에서 RTA(rapid thermal annealing) 방법에 의하여 약 600 ∼ 900℃의 온도로 열처리한다. 이 때, AlGaN과의 반응성이 우수한 상기 Ta막(20)은 상기 제2 화합물 반도체층(14)을 구성하는 AlGaN과 반응하여 TaN상을 형성하면서 N 공격자점(vacancies)이 형성되어 오믹 저항값을 향상시키는 역할을 한다.
도 2는 본 발명의 제2 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 먼저 Al2O3기판(30)상에 도핑되지 않은 GaN으로 이루어지는 제1 화합물 반도체층(32)과, AlGaN으로 이루어지는 제2 화합물 반도체층(34)을 차례로 형성한 후, 리프트 오프 방법을 이용하여 상기 제2 화합물 반도체층(34) 위에 약 1 ∼ 100nm의 Ta막(40)과, Al 함유 금속층(42, 44)과, 캡층(46, 48)이 차례로 적층된 적층 구조를 형성한다. 상기 Al 함유 금속층(42, 44)은 약 10 ∼ 100nm 두께의 Ti막(42)과, 약 10 ∼ 200nm 두께의 Al막(44)으로 이루어진다. 상기 캡층(46, 48)은 Ti-Al계 오믹 전극의 접촉 저항 특성을 더욱 향상시키기 위하여 형성하는 것으로, 약 10 ∼ 100nm 두께의 Ni막(46)과, 약 10 ∼ 200nm 두께의 Au막(48)으로 이루어진다. 상기 Ta막(40), Ti막(42), Al막(44), Ni막(46) 및 Au막(48)은 각각 진공 증착법으로 형성된다.
그 후, 도 2에 도시한 바와 같은 Ta/Ti/Al/Ni/Au 적층 구조의 금속막이 형성된 결과물을 질소 분위기하에서 RTA 방법에 의하여 약 600 ∼ 900℃의 온도로 열처리한다. 본 실시예에서도 도 1을 참조하여 설명한 실시예에서와 마찬가지로 상기 Ta막(40)이 상기 제2 화합물 반도체층(34)을 구성하는 AlGaN과 반응하여 TaN상을형성하면서 N 공격자점이 형성되어 오믹 저항값을 향상시키는 역할을 한다. 또한, 오믹 전극의 표면 특성이 우수하여 후속 공정의 진행이 용이할 뿐 만 아니라 제조하고자 하는 소자의 전기적 특성을 향상시킬 수 있다.
도 3은 본 발명의 제3 실시예에 따른 오믹 전극의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 먼저 Al2O3기판(50)상에 도핑되지 않은 GaN으로 이루어지는 제1 화합물 반도체층(52)과, AlGaN으로 이루어지는 제2 화합물 반도체층(54)을 차례로 형성한 후, 리프트 오프 방법을 이용하여 상기 제2 화합물 반도체층(54) 위에 약 1 ∼ 100nm의 Ta막(60)과, Al 함유 금속층(62, 64)과, 캡층(66, 68)이 차례로 적층된 적층 구조를 형성한다. 상기 Al 함유 금속층(62, 64)은 약 10 ∼ 100nm 두께의 Ti막(62)과, 약 10 ∼ 200nm 두께의 Al막(64)으로 이루어진다. 상기 캡층(66, 68)은 Ti-Al계 오믹 전극의 접촉 저항 특성을 더욱 향상시키기 위하여 형성한 것으로, 약 10 ∼ 100nm 두께의 Pt막(66)과, 약 10 ∼ 200nm 두께의 Au막(68)으로 이루어진다. 상기 Ta막(60), Ti막(62), Al막(64), Pt막(66) 및 Au막(68)은 각각 진공 증착법으로 형성된다.
그 후, 도 2에 도시한 바와 같은 Ta/Ti/Al/Pt/Au 적층 구조의 금속막이 형성된 결과물을 질소 분위기하에서 RTA 방법에 의하여 약 600 ∼ 900℃의 온도로 열처리한다. 본 실시예에서도 도 1 및 도 2를 참조하여 설명한 실시예들에서와 마찬가지로 상기 Ta막(60)이 상기 제2 화합물 반도체층(54)을 구성하는 AlGaN과 반응하여 TaN상을 형성하면서 N 공격자점이 형성되어 오믹 저항값을 향상시키는 역할을 한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 본 실시예에서는 이종결합된 반도체층으로 이루어지는 HFET 소자를 제조하는 공정을 예로 들어 설명한다.
도 4를 참조하면, Al2O3기판(100) 위에 화합물 반도체층(102, 104)을 형성한다. 상기 화합물 반도체층(102, 104)은 도핑되지 않은 GaN으로 이루어지는 제1 화합물 반도체층(102)과, AlGaN으로 이루어지는 제2 화합물 반도체층(104)이 차례로 적층된 구조를 가진다. 그 후, 리프트 오프 방법을 이용하여 상기 제2 화합물 반도체층(104) 위에 오믹 전극(110)을 형성한다. 상기 오믹 전극(110)은 소오스 및 드레인 전극을 구성한다. 상기 오믹 전극(110)은 도 1 내지 도 3을 참조하여 설명한 바와 같이, 상기 제2 화합물 반도체층(104)상에 Ta/Ti/Al, Ta/Ti/Al/Ni/Au 또는 Ta/Ti/Al/Pt/Au으로 이루어지는 적층 구조의 금속막을 형성한 후, 얻어진 결과물을 질소 분위기하에서 RTA 방법에 의하여 약 600 ∼ 900℃의 온도로 열처리함으로써 형성된다. 그 후, 리프트 오프 방법을 이용하여 상기 제2 화합물 반도체층(104) 위에 게이트 전극(112)을 형성한다. 상기 게이트 전극(112)은 예를 들면 Pt로 이루어질 수 있다.
상기와 같은 방법으로 형성된 본 발명에 따른 HFET 소자에서는 오믹 전극을 형성하기 위한 오믹 재료로서 Ta막을 사용함으로써 오믹 저항치가 향상될 수 있으며, 열적 안정성이 우수하다. 또한, 표면 특성이 우수한 오믹 전극을 갖춤으로써 소자의 전기적 특성을 향상시킬 수 있다.
도 5a 내지 도 5c는 본 발명에 따른 오믹 전극의 표면 특성을 평가하기 위하여 본 발명에 따른 오믹 전극 샘플 및 종래 기술에 따른 오믹 전극 샘플들의 표면을 관찰한 광학 현미경 사진들이다. 구체적으로, 도 5a는 본 발명의 방법에 따라 Ta막을 포함하는 적층 구조의 금속막으로부터 얻어진 오믹 전극의 상면을 보여주는 광학 현미경 사진이고, 도 5b는 Ta막을 포함하지 않는 금속막으로부터 얻어진 종래 기술에 따른 오믹 전극의 상면을 보여주는 광학 현미경 사진이고, 도 5c는 Ta막을 포함하지 않는 금속막으로부터 얻어진 다른 종래 기술에 따른 오믹 전극의 상면을 보여주는 광학 현미경 사진이다.
도 5a에서 보여주는 본 발명에 따른 오믹 전극을 형성하기 위하여, 진공 증착법을 이용하여 GaN 기판상에 Ta(100Å)/Ti(300Å)/Al(1200Å)/Ni(400Å)/Au(500Å)의 적층 구조로 이루어지는 금속막을 형성한 후, 99.99%의 질소(N2) 분위기하에서 800℃의 온도로 1분 동안 열처리하였다. 이 때, 승온 및 냉각 속도는 약 100℃/sec로 하였다.
도 5b에서 보여주는 종래 기술에 따른 오믹 전극을 형성하기 위하여, 진공 증착법을 이용하여 GaN 기판상에 Ti(300Å)/Al(1200Å)/Ni(400Å)/Au(500Å)의 적층 구조로 이루어지는 금속막을 형성한 후, 도 5a의 샘플 제조 공정에서와 동일한 열처리 공정을 행하였다.
도 5c에서 보여주는 다른 종래 기술에 따른 오믹 전극을 형성하기 위하여, 진공 증착법을 이용하여 GaN 기판상에 Ti(300Å)/Al(1200Å)의 적층 구조로 이루어지는 금속막을 형성한 후, 도 5a의 샘플 제조 공정에서와 동일한 열처리 공정을 행하였다.
도 5a 내지 도 5c의 광학 현미경 사진으로부터, Ti/Al 적층 구조 또는 Ti/Al/Ni/Au 적층 구조로부터 얻어지는 종래 기술에 따른 오믹 전극에서는 오믹 전극의 표면 산화가 상당한 수준으로 진행되어 있는 반면, Ta/Ti/Al/Ni/Au 적층 구조로부터 얻어지는 본 발명에 따른 오믹 전극에서는 오믹 전극 표면의 산화가 거의 이루어지지 않고 원활한 표면을 가지고 있는 것을 확인할 수 있다. 이와 같은 결과로부터, Ta/Ti/Al/Ni/Au 적층 구조로부터 얻어지는 본 발명에 따른 오믹 전극이 Ti/Al 적층 구조 또는 Ti/Al/Ni/Au 적층 구조로부터 얻어지는 종래 기술에 따른 오믹 전극보다 표면 특성이 더 우수하다는 것을 알 수 있다.
도 6은 본 발명에 따른 오믹 전극의 열처리 온도에 따른 접촉 저항 특성을 평가한 결과를 나타내는 그래프이다.
도 6의 평가를 위하여, 도 2에 도시한 바와 같은 구조를 가지도록 AlGaN/GaN 화합물 반도체층상에 Ta/Ti/Al/Ni/Au 적층 구조로부터 얻어지는 본 발명에 따른 오믹 전극을 형성하였다. 여기서, 상기 적층 구조를 구성하는 각 금속막들의 두께는 도 5a의 샘플에서와 동일하다. 또한, 대조용으로서 Ti/Al/Ni/Au 적층 구조 및 Ti/Al 적층 구조로부터 얻어지는 종래 기술에 따른 오믹 전극을 본 발명에서와 동일한 조건으로 각각 형성하였다. 여기서, 상기 각 적층 구조를 구성하는 각 금속막들의 두께는 도 5b 및 도 5c의 샘플에서와 동일하다. 이와 같이 제조된 3가지 구조의 오믹 전극의 접촉 저항은 모두 열처리 온도에 따라 U자형의 변화를 보였다. Ti/Al 적층 구조로부터 얻어진 종래 기술에 따른 오믹 전극에서는 최소 접촉 저항이 500℃ 에서 4.7 × 10-5Ω㎠으로 측정되었다. 500℃ 이상의 열처리 온도에서는 접촉 저항이 증가하였다. Ti/Al/Ni/Au 적층 구조로부터 얻어진 다른 종래 기술에 따른 오믹 전극에서는 최소 접촉 저항이 700℃에서 5.5 × 10-6Ω㎠으로 측정되었다. 700℃ 이상의 열처리 온도에서는 접촉 저항이 증가하였다. Ta/Ti/Al/Ni/Au 적층 구조로부터 얻어진 본 발명에 따른 오믹 전극에서는 최소 접촉 저항이 700℃에서 7.5 × 10-7Ω㎠으로 측정되었다. 800℃ 이상의 열처리 온도에서는 접촉 저항이 증가하였다. 접촉 저항은 500℃ 이상의 열처리 온도에서 급격히 좋아지는 경향을 보이며, 최소 접촉 저항은 열처리 온도 외에도 열처리 시간에 의존하는 경향을 보였다. 즉, 열처리 온도가 높을수록 최소 접촉 저항을 얻기 위한 시간이 짧아지는 경향을 보였다.
도 7은 본 발명에 따른 오믹 전극과 종래 기술에 따른 오믹 전극의 계면 구조 변화에 대한 X-선 분석 결과를 나타낸 그래프이다.
도 7의 평가를 위하여 도 6의 평가에 사용된 샘플들과 같은 방법으로 제조된 샘플들을 사용하였다. 도 7에서, ●는 AlGaN/GaN, ■는 AlTi, ◆는 Al2O3, ○는 TiN, □는 TaN, 그리고 ▼는 Al3Ti를 각각 나타낸다.
도 7의 결과에서, Ti/Al 적층 구조로부터 얻어진 종래 기술에 따른 오믹 전극의 경우에는 Al3Ti 및 AlTi상에 의한 피크들이 관찰되었으나, 오믹 특성의 향상에 기여하는 TiN상에 의한 피크는 관찰되지 않았다. Ti/Al/Ni/Au 적층 구조로부터 얻어진 다른 종래 기술에 따른 오믹 전극의 경우에는 AlTi상에 의한 피크들이 관찰되었으며, 오믹 특성의 향상에 기여하는 TiN상에 의한 피크가 발견되었다. Ta/Ti/Al/Ni/Au 적층 구조로부터 얻어진 본 발명에 따른 오믹 전극의 경우에는 AlTi상에 의한 피크들이 관찰되었으며, 오믹 특성의 향상에 기여하는 TaN 및 TiN상에 의한 피크들이 발견되었다.
도 8은 본 발명에 따른 오믹 전극을 갖춘 HFET 소자의 전류-전압(I-V) 특성 곡선이고, 도 9는 본 발명에 따른 오믹 전극을 갖춘 HFET 소자의 트랜스컨덕턴스(Gm) 특성 곡선이다.
도 8 및 도 9의 평가를 위하여도 6의 평가에 사용된 샘플들과 같은 방법으로 제조된 샘플들을 사용하였다. 도 8 및 도 9에서 알 수 있는 바와 같이, 최대 포화 전류(Imax)는 605mA/mm, 트랜스컨덕턴스(Gm)는 270mS/mm, 무릎 전압(Vk)은 2.0V, 천이 전압(Vth)은 1.8V로서, 종래 기술에 따른 소자에 비하여 향상된 특성을 나타내었다.
본 발명에 따른 오믹 전극은 Ta막과, 그 위에 형성된 적층 구조의 금속막으로부터 얻어진다. 상기 Ta막 및 적층 구조의 금속막을 열처리함으로써 오믹 특성의 향상에 기여하는 TaN상이 형성되어 오믹 저항치를 향상시킬 수 있다. 본 발명에 따른 오믹 전극은 종래 기술에 따른 오믹 전극 구조 비하여 뛰어난 열적 안정성을 가지며, 우수한 표면 특성을 갖는다. 또한, 본 발명에 따른 반도체 소자는 오믹 전극을 형성하기 위한 오믹 재료로서 Ta막을 사용함으로써 오믹 저항치가 향상될 수 있으며, 열적 안정성이 우수하다. 또한, 표면 특성이 우수한 오믹 전극을 갖춤으로써 소자의 전기적 특성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (43)

  1. 화합물 반도체층 위에 오믹 전극을 형성하기 위한 적층 구조에 있어서,
    상기 화합물 반도체층 위에 상기 화합물 반도체층과 접하도록 형성된 Ta막과,
    상기 Ta막 위에 형성되고, Ti막 및 Al막이 순차 적층된 이중충으로 이루어지는 Al 함유 금속층을 포함하는 것을 특징으로 하는 적층 구조.
  2. 삭제
  3. 제1항에 있어서, 상기 Ta막은 1 ∼ 100nm의 두께를 가지는 것을 특징으로 하는 적층 구조.
  4. 제1항에 있어서, 상기 Ta막은 100Å의 두께를 가지는 것을 특징으로 하는 적층 구조.
  5. 제1항에 있어서,
    상기 Al 함유 금속층 위에 형성된 캡층(cap layer)을 더 포함하는 것을 특징으로 하는 적층 구조.
  6. 제5항에 있어서, 상기 캡층은 Ni막과, 상기 Ni막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 적층 구조.
  7. 제5항에 있어서, 상기 캡층은 Pt막과, 상기 Pt막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 적층 구조.
  8. 제1항에 있어서, 상기 화합물 반도체층은 AlGaN으로 이루어지는 것을 특징으로 하는 적층 구조.
  9. 기판과,
    상기 기판 위에 형성된 제1 화합물 반도체층과,
    상기 제1 화합물 반도체층과는 다른 격자 상수를 가지는 제2 화합물 반도체층과,
    상기 제2 화합물 반도체층 위에 상기 제2 화합물 반도체층과 접하도록 형성된 Ta막과, 상기 Ta막 위에 형성된 Ti막과, 상기 Ti막 위에 형성된 Al막을 포함하는 적층 구조로 이루어지는 오믹 전극과,
    상기 제2 화합물 반도체층 위에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 기판은 Al2O3로 이루어지는 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서, 상기 제1 화합물 반도체층은 도핑되지 않은 GaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  12. 제9항에 있어서, 상기 제2 화합물 반도체층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 제9항에 있어서, 상기 적층 구조는
    상기 Al막 위에 형성된 캡층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 캡층은
    상기 Al막 위에 형성된 Ni막과,
    상기 Ni막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서, 상기 캡층은
    상기 Al막 위에 형성된 Pt막과,
    상기 Pt막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  18. 제9항에 있어서, 상기 게이트 전극은 Pt막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 화합물 반도체층 위에 Ta막을 형성하는 단계와,
    상기 Ta막 위에 Ti막 및 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성하는 단계와,
    상기 적층 구조의 금속층이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 오믹 전극의 제조 방법.
  20. 제19항에 있어서, 상기 Ta막은 1 ∼ 100nm의 두께를 가지도록 형성되는 것을 특징으로 하는 오믹 전극의 제조 방법.
  21. 제19항에 있어서, 상기 Ta막은 100Å의 두께를 가지도록 형성되는 것을 특징으로 하는 오믹 전극의 제조 방법.
  22. 제19항에 있어서, 상기 화합물 반도체층은 AlGaN으로 이루어지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  23. 삭제
  24. 제19항에 있어서, 상기 적층 구조의 금속층을 형성하는 단계는
    상기 Al막 위에 캡층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 오믹 전극의 제조 방법.
  25. 제24항에 있어서, 상기 캡층은
    상기 Al막 위에 형성된 Ni막과,
    상기 Ni막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  26. 제24항에 있어서, 상기 캡층은
    상기 Al막 위에 형성된 Pt막과,
    상기 Pt막 위에 형성된 Au막으로 이루어지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  27. 제19항에 있어서, 상기 열처리는 600 ∼ 900℃의 온도로 행해지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  28. 제19항에 있어서, 상기 열처리는 질소 분위기하에서 행해지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  29. 제19항에 있어서, 상기 열처리는 RTA(rapid thermal annealing) 방법으로 행해지는 것을 특징으로 하는 오믹 전극의 제조 방법.
  30. 화합물 반도체층 위에 Ta막을 형성하고, 상기 Ta막 위에 Ti막 및 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성하고, 상기 Ta막 및 적층 구조의 금속층이 형성된 결과물을 열처리하는 방법에 의하여 형성되는 것을 특징으로 하는 오믹 전극.
  31. 제30항에 있어서, 상기 Ta막은 1 ∼ 100nm의 두께를 가지는 것을 특징으로 하는 오믹 전극.
  32. 삭제
  33. 제30항에 있어서, 상기 적층 구조의 금속층은
    상기 Ta막 위에 형성된 Ti막과,
    상기 Ti막 위에 형성된 Al막과,
    상기 Al막 위에 형성된 Ni막과,
    상기 Ni막 위에 형성된 Au막을 포함하는 것을 특징으로 하는 오믹 전극.
  34. 제30항에 있어서, 상기 적층 구조의 금속층은
    상기 Ta막 위에 형성된 Ti막과,
    상기 Ti막 위에 형성된 Al막과,
    상기 Al막 위에 형성된 Pt막과,
    상기 Pt막 위에 형성된 Au막을 포함하는 것을 특징으로 하는 오믹 전극.
  35. 기판 위에 화합물 반도체층을 형성하는 단계와,
    상기 화합물 반도체층 위에 Ta막, Ti막 및 Al막이 차례로 적층된 금속층으로 이루어지는 오믹 전극을 형성하는 단계와,
    상기 화합물 반도체층 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서, 상기 화합물 반도체층을 형성하는 단계는
    상기 기판 위에 도핑되지 않은 GaN으로 이루어지는 제1 화합물 반도체층을 형성하는 단계와,
    상기 제1 화합물 반도체층 위에 AlGaN으로 이루어지는 제2 화합물 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제35항에 있어서, 상기 오믹 전극을 형성하는 단계는
    상기 화합물 반도체층 위에 상기 Ta막을 형성하는 단계와,
    상기 Ta막 위에 Ti막 및 Al막을 포함하는 적층 구조의 금속층을 형성하는 단계와,
    상기 Ta막 및 적층 구조의 금속층이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 삭제
  39. 제37항에 있어서, 상기 적층 구조의 금속층을 형성하는 단계는
    상기 Ta막 위에 Ti막을 형성하는 단계와,
    상기 Ti막 위에 Al막을 형성하는 단계와,
    상기 Al막 위에 Ni막을 형성하는 단계와,
    상기 Ni막 위에 Au막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제37항에 있어서, 상기 적층 구조의 금속층을 형성하는 단계는
    상기 Ta막 위에 Ti막을 형성하는 단계와,
    상기 Ti막 위에 Al막을 형성하는 단계와,
    상기 Al막 위에 Pt막을 형성하는 단계와,
    상기 Pt막 위에 Au막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제37항에 있어서, 상기 열처리는 600 ∼ 900℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제37항에 있어서, 상기 열처리는 질소 분위기하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제37항에 있어서, 상기 열처리는 RTA 방법으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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