JPH0332217B2 - - Google Patents
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- JPH0332217B2 JPH0332217B2 JP14214987A JP14214987A JPH0332217B2 JP H0332217 B2 JPH0332217 B2 JP H0332217B2 JP 14214987 A JP14214987 A JP 14214987A JP 14214987 A JP14214987 A JP 14214987A JP H0332217 B2 JPH0332217 B2 JP H0332217B2
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- Japan
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- gate electrode
- insulating film
- etching
- ion implantation
- manufacturing
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- Expired
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体FETに係り、特にゲー
ト長の短かいGaAsMESFETの製造方法に関す
る。
ト長の短かいGaAsMESFETの製造方法に関す
る。
従来の化合物半導体装置の製造方法は、昭和61
年度電子通信学会、光・電波部門全国大会予稿集
第１頁から第136頁に記載のように、GaAs基板
上に形成した耐熱金属ゲートをマスクにしてソー
ス・ドレイン領域のイオン打込みを行なうという
工程で作製されていた。
年度電子通信学会、光・電波部門全国大会予稿集
第１頁から第136頁に記載のように、GaAs基板
上に形成した耐熱金属ゲートをマスクにしてソー
ス・ドレイン領域のイオン打込みを行なうという
工程で作製されていた。
GaAsMESFETの性能を向上するには、チヤ
ネル長を短かくすることが重要である。しかし上
記従来技術では、リソグラフイーの解像度とエツ
チングの制御性によりゲート長およびチヤネル長
が制限されるため、0.3μｍ以下のゲート長を実現
することがきわめて困難であつた。
ネル長を短かくすることが重要である。しかし上
記従来技術では、リソグラフイーの解像度とエツ
チングの制御性によりゲート長およびチヤネル長
が制限されるため、0.3μｍ以下のゲート長を実現
することがきわめて困難であつた。
本発明の目的は、リソグラフイーによるソー
ス・ドレイン領域との位置合わせを必要とせず、
従来不可能であつた例えば0.3μｍ以下のチヤネル
長およびゲート長を容易に形成することを可能と
するような、半導体装置の製造方法を提供するこ
とにある。
ス・ドレイン領域との位置合わせを必要とせず、
従来不可能であつた例えば0.3μｍ以下のチヤネル
長およびゲート長を容易に形成することを可能と
するような、半導体装置の製造方法を提供するこ
とにある。
上記目的は、３層以上からなる多層膜をエツチ
ングしたときにできる斜面上に、エツチングの際
に用いたマスクとしての絶縁膜をそのまま利用し
て斜めイオン打込みとゲート電極形成を行なうこ
とにより達成される。
ングしたときにできる斜面上に、エツチングの際
に用いたマスクとしての絶縁膜をそのまま利用し
て斜めイオン打込みとゲート電極形成を行なうこ
とにより達成される。
３層以上からなる多層膜中の２層がそれぞれ
FETのソース及びドレイン領域となる。その間
隔はその２層間にはさまれる層の厚さと、その部
分をエツチングしたときの斜面の傾きで決まる。
層の厚さは数10Åまで制御可能であるから、傾き
を考慮してもソース・ドレイン間隔を容易に3000
Å以下まで縮められる。これは通常のリソグラフ
イーの限界を大きく越えるものである。
FETのソース及びドレイン領域となる。その間
隔はその２層間にはさまれる層の厚さと、その部
分をエツチングしたときの斜面の傾きで決まる。
層の厚さは数10Åまで制御可能であるから、傾き
を考慮してもソース・ドレイン間隔を容易に3000
Å以下まで縮められる。これは通常のリソグラフ
イーの限界を大きく越えるものである。
次に、イオン打込み工程においては、多層膜を
エツチングするときのマスクを残しておき、これ
を利用してイオン打込みとゲート電極形成を行な
う。このためリソグラフイーによる位置合わせを
必要としない。また、マスク自体厚さを持つの
で、その開口部から斜めに入射するビームは、
3000Å以下にすることができるため、ゲート長お
よびチヤネル長も3000Å以下とできる。
エツチングするときのマスクを残しておき、これ
を利用してイオン打込みとゲート電極形成を行な
う。このためリソグラフイーによる位置合わせを
必要としない。また、マスク自体厚さを持つの
で、その開口部から斜めに入射するビームは、
3000Å以下にすることができるため、ゲート長お
よびチヤネル長も3000Å以下とできる。
また、マスクに耐熱性のある材料を選んだ場合
には、マスクを破壊せずに熱処理を行なうことが
できる。これにより、ゲート電極形成前に熱処理
を完了することができる。
には、マスクを破壊せずに熱処理を行なうことが
できる。これにより、ゲート電極形成前に熱処理
を完了することができる。
以下、本発明の実施例を図面を用いて説明す
る。本実施例では、前記３層以上からなる多層膜
として３層膜を用い、各図面中の１０１，１０
２，１０３がこれに相当する。このうち１０１と
１０３はSiを１〜10×1017cm-3ドープしてあり、
n+型のGaAsとなつている。この部分がFETのソ
ース及びドレイン領域となる。１０２は何もドー
プしていないGaAs層（アンドープGaAs層）で
ある。また、１００は半絶縁性GaAs基板であ
る。
る。本実施例では、前記３層以上からなる多層膜
として３層膜を用い、各図面中の１０１，１０
２，１０３がこれに相当する。このうち１０１と
１０３はSiを１〜10×1017cm-3ドープしてあり、
n+型のGaAsとなつている。この部分がFETのソ
ース及びドレイン領域となる。１０２は何もドー
プしていないGaAs層（アンドープGaAs層）で
ある。また、１００は半絶縁性GaAs基板であ
る。
第２図は、絶縁膜２０４上にパターニングした
穴２０３によつて選択エツチングをした後の断面
構造を示すものである。この選択エツチングによ
りエツチング溝２０２ができ、それに伴つて絶縁
膜２０４のうちのエツチング溝２０２上の部分が
絶縁膜のひさし２０５を形成する。尚、エツチン
グ液にはアンモニア系、硫酸系などのGaAsエツ
チング液を用いる。エツチングに際しては、エツ
チング溝中の斜面２０１にアンドープ層１０２が
露出するよう、３層膜の各膜の厚さと、エツチン
グの深さを調節する。
穴２０３によつて選択エツチングをした後の断面
構造を示すものである。この選択エツチングによ
りエツチング溝２０２ができ、それに伴つて絶縁
膜２０４のうちのエツチング溝２０２上の部分が
絶縁膜のひさし２０５を形成する。尚、エツチン
グ液にはアンモニア系、硫酸系などのGaAsエツ
チング液を用いる。エツチングに際しては、エツ
チング溝中の斜面２０１にアンドープ層１０２が
露出するよう、３層膜の各膜の厚さと、エツチン
グの深さを調節する。
次に、第３図に示す様に、斜め方向からイオン
打込みを行なう。図中３０２の矢印はイオンの飛
行方向を示し、３０１はイオン打込みが行なわれ
た領域を示す。絶縁膜のひさし２０５をイオン打
込みのマスクとして利用し、打込み角度を調節し
て、アンドープ層１０２が露出している部分にイ
オン打込みが行なわれるようにする。
打込みを行なう。図中３０２の矢印はイオンの飛
行方向を示し、３０１はイオン打込みが行なわれ
た領域を示す。絶縁膜のひさし２０５をイオン打
込みのマスクとして利用し、打込み角度を調節し
て、アンドープ層１０２が露出している部分にイ
オン打込みが行なわれるようにする。
次に、第４図に示すように、指向性のスパツタ
リングまたは蒸着でゲート電極１０５を自己整合
的に形成する。図中４０１はゲート電極を形成す
る原子の飛行方向である。イオン打込みの場合と
同様にその角度を調節することにより、ゲート電
極をイオン打込みが行なわれた領域３０１上に形
成するようにする。ゲート電極の材料としては、
Ｗ、Mo等の高融点金属、あるいはそのシリコン
化合物またはその窒素化合物を用いる。
リングまたは蒸着でゲート電極１０５を自己整合
的に形成する。図中４０１はゲート電極を形成す
る原子の飛行方向である。イオン打込みの場合と
同様にその角度を調節することにより、ゲート電
極をイオン打込みが行なわれた領域３０１上に形
成するようにする。ゲート電極の材料としては、
Ｗ、Mo等の高融点金属、あるいはそのシリコン
化合物またはその窒素化合物を用いる。
この後、ピールオフまたはリフトオフで絶縁膜
２０４及びその上の余分な電極材料４０２を取り
除く。さらに熱処理によりイオン打込みを行なつ
た領域３０１の活性化を行ない、能動層を形成す
る。最後にソース及びドレイン電極を形成する
と、第１図に示すようなFETが完成する。
２０４及びその上の余分な電極材料４０２を取り
除く。さらに熱処理によりイオン打込みを行なつ
た領域３０１の活性化を行ない、能動層を形成す
る。最後にソース及びドレイン電極を形成する
と、第１図に示すようなFETが完成する。
以上に述べた方法は、ゲート電極形成後に能動
層を形成するものであつたが、次に、ゲート電極
形成前に能動層を形成する方法について述べる。
層を形成するものであつたが、次に、ゲート電極
形成前に能動層を形成する方法について述べる。
第３図に示したイオン打込みの終了後、第５図
に示すように、SiO2，PSGなどのHF可溶性の絶
縁膜５０１を形成する。このとき、絶縁膜２０４
としてはHF不溶性のSiNX，AlNX等を用いてお
く必要がある。この状態で熱処理を行ない、イオ
ン打込みが行なわれた領域３０１の活性化を完了
する。HF溶液によつて絶縁膜５０１を除去した
後も、ひさし２０５が残るので、これを利用して
ゲート電極の形成を行なう。
に示すように、SiO2，PSGなどのHF可溶性の絶
縁膜５０１を形成する。このとき、絶縁膜２０４
としてはHF不溶性のSiNX，AlNX等を用いてお
く必要がある。この状態で熱処理を行ない、イオ
ン打込みが行なわれた領域３０１の活性化を完了
する。HF溶液によつて絶縁膜５０１を除去した
後も、ひさし２０５が残るので、これを利用して
ゲート電極の形成を行なう。
このようにゲート電極形成前に能動層を形成す
ると、ゲート電極形成後の熱処理が不要であるか
ら、ゲート金属とGaAsとの熱反応によつて生じ
るゲート耐圧の劣化、しきい値のバラツキなどを
防ぐことができる。
ると、ゲート電極形成後の熱処理が不要であるか
ら、ゲート金属とGaAsとの熱反応によつて生じ
るゲート耐圧の劣化、しきい値のバラツキなどを
防ぐことができる。
本発明によれば、薄いアンドープ層の斜断面
に、能動層およびゲート電極を自己整合的に形成
できるので、チヤネル長、およびゲート長0.3μｍ
以下のFETを容易に製造することができるとい
う効果がある。
に、能動層およびゲート電極を自己整合的に形成
できるので、チヤネル長、およびゲート長0.3μｍ
以下のFETを容易に製造することができるとい
う効果がある。
第１図は本発明の一実施例によつて製造した
FETの断面構造を示す図、第２図ないし第５図
はその製造工程を示す断面図である。 １００……GaAs基板、１０１，１０２，１０
３……多層成長膜、１０４……ソース・ドレイン
電極、１０５……ゲート電極、１０６……能動
層、２０１……エツチング溝斜面、２０２……エ
ツチング溝、２０４……絶縁膜、２０５……絶縁
膜ひさし。
FETの断面構造を示す図、第２図ないし第５図
はその製造工程を示す断面図である。 １００……GaAs基板、１０１，１０２，１０
３……多層成長膜、１０４……ソース・ドレイン
電極、１０５……ゲート電極、１０６……能動
層、２０１……エツチング溝斜面、２０２……エ
ツチング溝、２０４……絶縁膜、２０５……絶縁
膜ひさし。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜をマスクとして用いて３層以上の多層
膜からなる化合物半導体をエツチングする工程
と、該エツチングによつてできた斜面上の特定の
位置に該絶縁膜を利用してイオン打込みする工程
と、該絶縁膜を利用して該イオン打込み領域と自
己整合的にゲート電極を形成する工程とからなる
ことを特徴とする半導体装置の製造方法。 ２ 前記化合物半導体が、半絶縁性基板上にエピ
タキシヤル成長により順にn+層、アンドープ層、
n+層の３層を形成したものであることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ ゲート電極形成前に熱処理を施すことによつ
てイオン打込み領域を活性化することを特徴とす
る、特許請求の範囲第１項又は第２項記載の半導
体装置の製造方法。 ４ ゲート電極に高融点金属あるいはそのシリコ
ン化合物またはその窒素化合物を用い、該ゲート
電極形成後に熱処理を施すことによつて、イオン
打込み領域の活性化を行なうことを特徴とする特
許請求の範囲第１項又は第２項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14214987A JPS63306674A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14214987A JPS63306674A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306674A JPS63306674A (ja) | 1988-12-14 |
| JPH0332217B2 true JPH0332217B2 (ja) | 1991-05-10 |
Family
ID=15308503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14214987A Granted JPS63306674A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63306674A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
-
1987
- 1987-06-09 JP JP14214987A patent/JPS63306674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63306674A (ja) | 1988-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |