JP2008306161A - 半導体素子の微細パターン形成方法 - Google Patents
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Abstract
【解決手段】より具体的には被食刻層が備えられた基板上に第1〜第3のマスクパターンからなる積層パターンを形成する段階と、前記第3のマスク膜を食刻バリアに利用して第2のマスクパターンを側面食刻する段階と、前記第3のマスクパターンを除去する段階と、前記第2のマスクパターンの上部を露出するスピンオンカーボン層を形成する段階と、前記スピンオンカーボン層を食刻バリアに利用して被食刻層を露出させる段階と、前記スピンオンカーボン層を除去する段階とを含む半導体素子の微細パターン形成方法に関する。
【選択図】図5g
Description
素子の集積度を向上させるための方法中の1つにフォトリソグラフィ技術がある。前記フォトリソグラフィ技術は、ArF(193nm)またはVUV(157nm)のような短波長の化学増幅型の遠紫外線(Deep Ultra Violet;DUV)光源を用いる露光技術と、前記露光源に適したフォトレジスト物質を利用して微細なパターンを形成する技術である。
半導体素子の大きさが徐々に微細化していくに伴い、前記フォトリソグラフィ技術の適用時にパターン線幅の臨界寸法(critical dimension)を制御するのが重要な問題として台頭している。一般に、半導体素子の速度はパターン線幅の臨界寸法、即ちパターンの線幅の大きさが小さいほど速くなり、素子の性能も向上する。
しかし、通常開口数が1.2以下のArF露光装備を用いるフォトリソグラフィ技術の限界上、1回の露光工程では40nm以下のラインアンドスペース(line/space)パターン等を形成するのが困難である。
したがって、フォトリソグラフィ技術の解像度向上及び工程マージン拡張の一環として二重パターニング技術(double patterning technology)は開発された。二重パターニング技術は、フォトレジストが塗布されたウェーハ上に2つのマスクを利用しそれぞれ露光して現像する技術であり、複雑なパターンや、稠密な(dense)パターン及び分離されたパターン(isolated pattern)を形成する技術である。
一方、前記二重パターニング技術はパターニングのため相違する2つのマスクを利用するため、単一マスクを用いるパターニング技術より製造コストと時間対比効率性(turn-around-time)が低いので、生産高(throughput)が低下する。さらに、セル領域で露光装備の解像力限界より小さいピッチを有するパターンを形成するとき、架空のイメージ(illusory image)が重畳して所望の形態のパターンを得ることができず、アライメント(alignment)時にオーバレイ(overlay)誤整合(miss align)が発生するなど幾多の短所がある。
前記ii)ケイ素化合物はケイ素含有重合体、ケイ素含有重合体のオリゴマー及びSOG物質でなる群から選択される化合物であり、前記SOG物質はHSQ(hydrogen silses-quioxane)またはMSQ(methyl silses-quioxane)である。
前記第2のマスク膜パターンの側面食刻の段階は、第1のマスク膜及び第3のマスク膜より第2のマスク膜がより速やかに食刻され得るトリミング食刻工程で行なわれる。
このとき、前記第2のマスクパターンの側面食刻の段階後に得られた第2のマスクパターンの線幅は、縮小前の第2のマスクパターンの線幅に対し大凡20〜50%、具体的に大凡30〜40%に縮小された大きさを有するのが好ましい。
前記第3のマスクパターン及びスピンオンカーボン層除去の段階は、酸素アッシング工程で行なわれる。最終的に得られるマスクパターンの線幅:マスクパターン間の間隔は実質的に1:1であるのが好ましい。
本発明に係る方法は、フォトレジスト食刻マスク工程の段階を一段階のみ含むため、製造コスト及び工程段階を単純化させることができるので、時間対比生産効率性を向上させることができる。
さらに、本発明に係る方法では従来の方法の遂行時に発生していたフォトレジストパターン間の重畳に伴うオーバレイ誤整合の問題を改善することができるので、現在リソグラフィ装備で得ることができないピッチ(pitch)を有するパターンを得ることができる。
前記i)DEETは所望のパターン線幅より二倍の線幅を有する第1のパターンを形成した後、第1のパターンの間に同じ線幅周期を有する第2のパターンを形成する技術である。より具体的に、前記DEETは、a)ポジティブ方法と、b)ネガティブ方法とに分けることができる。
前記被食刻層はゲート酸化膜、ポリシリコン層、タングステン層及び絶縁膜等からなる導電層であり、このとき、前記絶縁膜はその上部にポリ層が積層された構造を有する。
前記第1のマスク膜はタングステン(W)であり、第2及びマスク膜は窒化膜(SiN)、酸化膜(SiO)、シリコン酸化窒化膜(Sion)及びこれらを1つ以上含む積層膜で形成する。第3のマスク膜は、非晶質炭素層(amorphous carbon)または非晶質炭素層とシリコン酸化窒化膜の積層膜で形成する。
前記第3のマスク膜は、非晶質炭素層とシリコン窒化膜の積層膜の代わりに優れた平坦化性質を有し、スピンコーティング法で形成可能な多機能マスク膜を利用することができる。この場合、前記物質等は非晶質炭素層のように化学気相蒸着法を用いないので、時間対比形成効率に優れる。
前記式(1)の化合物の分子量は500〜50000である。
本発明では、前記ケイ素化合物に日産化学株式会社(Nissan Chemical)のMHN04を用いるか、スピンオンカーボン物質に日産化学株式会社のSHN18を用いる。
このとき、前記フォトレジストパターンは有機反射防止膜の上部にフォトレジスト膜を塗布してフォトリソグラフィ工程を行なう段階で形成する。前記フォトレジストパターンのピッチはデザインルールピッチの2倍以上のピッチを有し、このときフォトレジストパターンの線幅:フォトレジストパターン間の間隔の割合は実質的に3:1である。
通常、トリミング食刻工程はロジック(logic)工程でパターンの線幅を均一に調節するため適用される技術であって、選択比の差がある上部物質を食刻バリアに下部物質を過度に食刻し、下部物質の線幅を調節することができるものと知られている。従来のDRAM工程ではトリミング食刻工程を適用した例が殆どない。
このようなトリミング食刻工程により第2のマスク窒化膜パターンの幅はi)フォトレジストパターン間の間隔と同じ大きさを有するか、ii)前段階の第2のマスクパターンの線幅に対し大凡20〜50%ほど減少するまで行なう(図6bを参照、このとき6bはトリミング食刻工程のあとパターン線幅のサイズが20〜50%ほど減少された第2のマスクパターンを示す図である)。
このとき、第3のマスク膜パターンである非晶質炭素層パターンは前記食刻ガスに殆ど損傷されない。さらに、前記被食刻層が絶縁膜からなっているとしても、前記部分食刻工程により被食刻層の上部に残っていた下部が連結された第1のマスクパターンがバリア膜に働いて前記食刻ガスに被食刻層が損傷されることを防止することができる。
次に、結果物の全面にスピンオンカーボン層123を形成する。このとき、前記スピンオンカーボン層は炭素分子の含量が全体分子量の85〜90重量%である物質であって、前記第3のマスク膜に用いた日産化学株式会社のSHN18を用いることができる。
前記エッチバック食刻工程は酸素、窒素及び水素ガスを1つ以上混合した食刻ガスを利用して行なわれる。
このとき、後続する食刻工程を安定した条件の下で行なうため、前記スピンオンカーボン層が過度に食刻され第2のマスクパターン115‐2の下部外に位置した第1のマスク膜が露出しないようにしなければならない。
このとき、前記食刻工程はSF6、O2、N2及びArなど通常の窒化膜またはタングステン用食刻ガスを利用して順次行なわれる。
一方、前記第1のマスクパターンが下部が互いに連結された形態の場合は、被食刻層が露出するまで第1のマスクパターンの連結部分に対する過度なアッシング工程を行なうことにより、均一な微細パターンを形成することができる。
後続する工程で、形成された第1のマスクパターン113‐2を食刻マスクに利用して下部導電層を食刻し導電層パターンを形成した後、セル領域以外にコア及びペリ領域にパターンを形成するための追加的なマスク工程をさらに行なう。このとき、前記導電層パターンはゲートライン、ビットライン、金属ラインである。
3、23、33、43 被食刻層
5、25、35、45 第1のマスク膜
5‐1、25‐1、35‐1、45‐1 第1のマスク膜パターン
7、27、37、47 第2のマスク膜
7‐1、27‐1、27‐2、37‐1、47‐1 第1のマスク膜パターン
8、38、48 第1のポジティブフォトレジストパターン
9 第2のポジティブフォトレジストパターン
28 第1のネガティブフォトレジストパターン
29 第2のネガティブフォトレジストパターン
39、49 スペーサ
50 スピンオンカーボン膜
111 被食刻層
113 第1のマスク膜
113‐1、113‐2 第1のマスク膜パターン
115 第2のマスク膜
115‐1、115‐2 第2のマスク膜パターン
117 第3のマスク膜
117‐1 第3のマスク膜パターン
119 有機反射防止膜
119‐1 有機反射防止膜パターン
121 フォトレジストパターン
123 スピンオンカーボン層
125 開口部
Claims (20)
- 被食刻層が備えられた基板上に第1〜第3のマスク膜からなる積層膜を形成する段階と、
前記第3のマスク膜上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを食刻マスクに第3のマスク膜をパターニングして第3のマスクパターンを形成する段階と、
前記第3のマスクパターンを食刻マスクに第1及び第2のマスク膜をパターニングして第1及び第2のマスクパターンを形成する段階と、
前記第3のマスクパターンを食刻バリアに利用して第2のマスクパターンを側面食刻する段階と、
前記第3のマスクパターンを除去する段階と、
前記第2のマスクパターンの全面に第2のマスクパターンの上部を露出させるスピンオンカーボン層を形成する段階と、
前記スピンオンカーボン層を食刻バリアに利用して被食刻層を露出させる食刻工程を行なう段階と、
前記スピンオンカーボン層を除去する段階と、
を含むことを特徴とする半導体素子の微細パターン形成方法。 - 前記被食刻層は、最上段部にポリマー層が積層された絶縁膜を含む導電層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第1及び第3のマスク膜は、第2のマスク膜と食刻選択比が相違することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第1のマスク膜は、タングステン層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第2のマスク膜はシリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜及びこれらを1つ以上含む積層膜であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第3のマスク膜は非晶質炭素層、非晶質炭素層とシリコン酸化窒化膜の積層膜または多機能マスク膜であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記多機能マスク膜は、炭素成分含量が全体分子量の85〜90重量%であるスピンオンカーボン物質、またはケイ素(Si)成分含量が全体重合体重量の30wt%〜80wt%であるケイ素化合物を含むマスク組成物で形成されることを特徴とする請求項6に記載の半導体素子の微細パターン形成方法。
- 前記多機能マスク膜はケイ素含有重合体、ケイ素含有重合体のオリゴマー及びSOG物質でなる群から選択されるケイ素化合物を含むマスク組成物で形成されることを特徴とする請求項7に記載の半導体素子の微細パターン形成方法。
- 前記SOG物質は、HSQまたはMSQであることを特徴とする請求項8に記載の半導体素子の微細パターン形成方法。
- 前記第2のマスク膜パターンの側面食刻の段階は、トリミング食刻工程で行なわれることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記トリミング食刻工程は、第1のマスク膜及び第3のマスク膜より第2のマスク膜がより速やかに食刻され得る条件の下で行なわれることを特徴とする請求項10に記載の半導体素子の微細パターン形成方法。
- 前記トリミング食刻工程は、フッ化炭化水素ガス及びSF6ガスを2〜10:1の流量比で混合した食刻ガスで行なわれることを特徴とする請求項10に記載の半導体素子の微細パターン形成方法。
- 前記フッ化炭化水素ガスはCHF3ガスであることを特徴とする請求項12に記載の半導体素子の微細パターン形成方法。
- 前記側面食刻工程の後、縮小された第2のマスクパターンは縮小前の第2のマスクパターンの線幅に対し20〜50%に縮小された線幅の大きさを有することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記側面食刻工程の後、縮小された第2のマスクパターンは縮小前の第2のマスクパターンの線幅に対し30〜40%に縮小された線幅の大きさを有することを特徴とする請求項14に記載の半導体素子の微細パターン形成方法。
- 前記第3のマスクパターン及びスピンオンカーボン層除去の段階は、酸素アッシング工程で行なわれることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記スピンオンカーボン層を食刻バリアに利用する食刻工程は、第1及び第2のマスクパターンに対し行なわれることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記スピンオンカーボン層を除去した後に得られた第1のマスクパターンの線幅:パターン間の間隔の割合は実質的に1:1であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
- 前記第1のマスク膜をパターニングする方法は、第2及び第3のマスクパターンを食刻マスクに第1のマスク膜を部分食刻する段階を含み、
前記方法は被食刻層が露出するまで第1のマスク膜の一部分とスピンオンカーボン層を除去するための過度食刻工程を行なう段階をさらに含むことを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。 - 前記第1のマスク膜に対する部分食刻工程の段階は、被食刻層パターンが露出しないよう下部が互いに連結された第1のマスクパターンを形成することを特徴とする請求項19に記載の半導体素子の微細パターン形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2007-0054974 | 2007-06-05 | ||
KR1020070054974A KR100871967B1 (ko) | 2007-06-05 | 2007-06-05 | 반도체 소자의 미세 패턴 형성 방법 |
Publications (2)
Publication Number | Publication Date |
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JP2008306161A true JP2008306161A (ja) | 2008-12-18 |
JP5065058B2 JP5065058B2 (ja) | 2012-10-31 |
Family
ID=40096278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008001379A Expired - Fee Related JP5065058B2 (ja) | 2007-06-05 | 2008-01-08 | 半導体素子の微細パターン形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7576009B2 (ja) |
JP (1) | JP5065058B2 (ja) |
KR (1) | KR100871967B1 (ja) |
CN (1) | CN101320673B (ja) |
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- 2007-11-30 US US11/948,224 patent/US7576009B2/en active Active
- 2007-12-14 TW TW096147906A patent/TWI362689B/zh not_active IP Right Cessation
- 2007-12-20 CN CN2007103022182A patent/CN101320673B/zh not_active Expired - Fee Related
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TW200849328A (en) | 2008-12-16 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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