JPH03177021A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03177021A JPH03177021A JP1315712A JP31571289A JPH03177021A JP H03177021 A JPH03177021 A JP H03177021A JP 1315712 A JP1315712 A JP 1315712A JP 31571289 A JP31571289 A JP 31571289A JP H03177021 A JPH03177021 A JP H03177021A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
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- H01L21/31138—Etching organic layers by chemical means by dry-etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
被エツチング層表面にダメージをほとんど与えないよう
に多層レジストを除去して良好な基板再生を行うことが
できる半導体装置の製造方法を提供することを目的とし
、 被エツチング層上にシリコン含有層をマスクとしてその
下部に位置するレジスト層をパターニングする工程を含
む半導体装置の製造方法において、前記被エツチング層
を覆って樹脂層を形成する工程と、ハロゲンを含むプラ
ズマによって該シリコン含有層を除去する工程と、次い
で、酸素を含むプラズマまたは酸素を含むダウンフロー
によって前記樹脂層及びレジスト層を除去する工程と、
を含むように構成する。
に多層レジストを除去して良好な基板再生を行うことが
できる半導体装置の製造方法を提供することを目的とし
、 被エツチング層上にシリコン含有層をマスクとしてその
下部に位置するレジスト層をパターニングする工程を含
む半導体装置の製造方法において、前記被エツチング層
を覆って樹脂層を形成する工程と、ハロゲンを含むプラ
ズマによって該シリコン含有層を除去する工程と、次い
で、酸素を含むプラズマまたは酸素を含むダウンフロー
によって前記樹脂層及びレジスト層を除去する工程と、
を含むように構成する。
本発明は、半導体装置の製造方法に係り、多層レジスト
法により形成されたレジストパターンをそのレジストパ
ターンをマスクとしてＳｉ基板等をエツチングする前に
、レジストパターンを除去して基板再生を行う工程を有
する半導体装置の製造方法に適用することができ、特に
、多層レジストを除去する際、基板表面にダメージをほ
とんど与えないように基板再生を行うことができる半導
体装置の製造方法に関する。
法により形成されたレジストパターンをそのレジストパ
ターンをマスクとしてＳｉ基板等をエツチングする前に
、レジストパターンを除去して基板再生を行う工程を有
する半導体装置の製造方法に適用することができ、特に
、多層レジストを除去する際、基板表面にダメージをほ
とんど与えないように基板再生を行うことができる半導
体装置の製造方法に関する。
近年、ＬＳＩの集積化・微細化の進展に伴い、微細なレ
ジストパターンが制御制よく形成することができる多層
レジスト法の開発が広く進められている。そして、この
多層レジスト法の進展に呼応して、多層レジスト法で形
成したレジストパターンにパターニング不良が生した場
合の基板再生法への要求が高まっている。すなわち、完
成したレジストパターンのパターン幅あるいは形状が設
計許容範囲からはずれている場合、このレジストパター
ンを除去してパターニング前の基板表面を再生し、再パ
ターニングを行う必要がある。
ジストパターンが制御制よく形成することができる多層
レジスト法の開発が広く進められている。そして、この
多層レジスト法の進展に呼応して、多層レジスト法で形
成したレジストパターンにパターニング不良が生した場
合の基板再生法への要求が高まっている。すなわち、完
成したレジストパターンのパターン幅あるいは形状が設
計許容範囲からはずれている場合、このレジストパター
ンを除去してパターニング前の基板表面を再生し、再パ
ターニングを行う必要がある。
このため、多層レジストに使われるシリコン含有層を確
実に除去すると同時に、基板の露出部のエツチングを避
けることのできる基板再生工程を有する半導体装置の製
造方法が要求されている。
実に除去すると同時に、基板の露出部のエツチングを避
けることのできる基板再生工程を有する半導体装置の製
造方法が要求されている。
従来の基板再生法においては、レジストとして１００℃
程度の低温で露光前加熱処理を施したノボラ７り系ポジ
型単層レジストを対象としていたため、ケント類、エス
テル類等の有機溶剤を使用する方法でレジストを熔解除
去して、容易に基板再生が行われていた。ここでの基板
再生は具体的には、パターニングされた単層レジストの
形状を観察し、設計許容範囲内にパターニングされてい
るかどうか検査し、パターニング不良が生じている場合
に有機溶剤で除去して行うものである。そして、再度単
層レジストをパターニングするものである。なお、単層
レジストが設計許容範囲内にパターニングされている場
合は次工程の単層レジストをマスクして用いるエツチン
グ工程に入る。
程度の低温で露光前加熱処理を施したノボラ７り系ポジ
型単層レジストを対象としていたため、ケント類、エス
テル類等の有機溶剤を使用する方法でレジストを熔解除
去して、容易に基板再生が行われていた。ここでの基板
再生は具体的には、パターニングされた単層レジストの
形状を観察し、設計許容範囲内にパターニングされてい
るかどうか検査し、パターニング不良が生じている場合
に有機溶剤で除去して行うものである。そして、再度単
層レジストをパターニングするものである。なお、単層
レジストが設計許容範囲内にパターニングされている場
合は次工程の単層レジストをマスクして用いるエツチン
グ工程に入る。
しかしながら、従来の有機溶剤を使用する基板再生法は
、多層レジスト法で形成されたレジストパターンには適
用できなかった。すなわち、下層レジストのノボラック
樹脂が２００℃程度の高温で露光前加熱処理を施されて
有機溶剤に不溶化してしまっているためである。あるい
は、例えば３層の多層レジストの場合、ノボラック樹脂
等の上層レジストを露光、現像によりパターニングし、
この上層レジストをマスクとしてプラズマＲＩＥにより
ＳＯＧ （スピンオングラス）等のシリコン含有層をパ
ターニングした後、酸素プラズマでノボラック樹脂等の
下層レジストをエツチングするのであるが、この際、プ
ラズマで工・ンチングしているため下層レジストが有機
溶剤に溶は難くなってしまったり、フッ素プラズマを用
いるとフッ素が入り込んで溶は難くなったりすると考え
られている。
、多層レジスト法で形成されたレジストパターンには適
用できなかった。すなわち、下層レジストのノボラック
樹脂が２００℃程度の高温で露光前加熱処理を施されて
有機溶剤に不溶化してしまっているためである。あるい
は、例えば３層の多層レジストの場合、ノボラック樹脂
等の上層レジストを露光、現像によりパターニングし、
この上層レジストをマスクとしてプラズマＲＩＥにより
ＳＯＧ （スピンオングラス）等のシリコン含有層をパ
ターニングした後、酸素プラズマでノボラック樹脂等の
下層レジストをエツチングするのであるが、この際、プ
ラズマで工・ンチングしているため下層レジストが有機
溶剤に溶は難くなってしまったり、フッ素プラズマを用
いるとフッ素が入り込んで溶は難くなったりすると考え
られている。
また、上記下層レジストのエツチング工程終了後のレジ
ストアッシング工程に準する方法で、Ｏ２プラズマある
いはＯ，ダウンフローでレジストの除去を行うと、シリ
コン含有層を取り除く必要上、フッ素等のハロゲンを構
成元素として有する物質を含む例えばＣＦ４等のプラズ
マを使用しなければならず、この過程で同時に、露出し
ているシリコン酸化膜、シリコン窒化膜、多結晶シリコ
ン膜、単結晶シリコン等の被エツチング層表面もエツチ
ングされてしまい、完全な基板再生が出来ないという問
題が生じていた。
ストアッシング工程に準する方法で、Ｏ２プラズマある
いはＯ，ダウンフローでレジストの除去を行うと、シリ
コン含有層を取り除く必要上、フッ素等のハロゲンを構
成元素として有する物質を含む例えばＣＦ４等のプラズ
マを使用しなければならず、この過程で同時に、露出し
ているシリコン酸化膜、シリコン窒化膜、多結晶シリコ
ン膜、単結晶シリコン等の被エツチング層表面もエツチ
ングされてしまい、完全な基板再生が出来ないという問
題が生じていた。
このハロゲンを構成元素として有する物質を含むプラズ
マによる被エツチング層表面のダメージの問題を解決す
るために、ハロゲンを構成元素として有する物質を入れ
ないで０２プラズマあるいはＯ！ダウンフローのみで上
記下層レジストを除去すればよいと考えられるが、下層
レジスト層上のシリコン含有層を除去することができず
、これがゴミとなって被エツチング層表面に付着してし
まうという問題があった。
マによる被エツチング層表面のダメージの問題を解決す
るために、ハロゲンを構成元素として有する物質を入れ
ないで０２プラズマあるいはＯ！ダウンフローのみで上
記下層レジストを除去すればよいと考えられるが、下層
レジスト層上のシリコン含有層を除去することができず
、これがゴミとなって被エツチング層表面に付着してし
まうという問題があった。
そこで本発明は、被エツチング層表面にダメージをほと
んど与えないように多層レジストを除去して良好な基板
再生を行うことができる半導体装置の製造方法を提供す
ることを目的としている。
んど与えないように多層レジストを除去して良好な基板
再生を行うことができる半導体装置の製造方法を提供す
ることを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、被エツチング層上にシリコン含有層をマスクとして
その下部に位置するレジスト層をパターニングする工程
を含む半導体装置の製造方法において、前記被エツチン
グ層を覆って樹脂層を形成する工程と、ハロゲンを含む
プラズマによって該シリコン含有層を除去する工程と、
次いで、酸素を含むプラズマまたは酸素を含むダウンフ
ローによって前記樹脂層及びレジスト層を除去する工程
と、を含むものである。
め、被エツチング層上にシリコン含有層をマスクとして
その下部に位置するレジスト層をパターニングする工程
を含む半導体装置の製造方法において、前記被エツチン
グ層を覆って樹脂層を形成する工程と、ハロゲンを含む
プラズマによって該シリコン含有層を除去する工程と、
次いで、酸素を含むプラズマまたは酸素を含むダウンフ
ローによって前記樹脂層及びレジスト層を除去する工程
と、を含むものである。
本発明に係る被エツチング層としてはシリコン酸化膜、
シリコン窒化膜、多結晶シリコン膜、単結晶シリコン膜
等が好ましく適用することができる。
シリコン窒化膜、多結晶シリコン膜、単結晶シリコン膜
等が好ましく適用することができる。
本発明に係るシリコン含有層としては、Ｓｉｎ、、ＳＯ
Ｇ等からなる層が挙げられる。
Ｇ等からなる層が挙げられる。
本発明に係る樹脂層としては、ノボランク系樹脂、アク
リル系樹脂等が挙げられ、ノボラ、り系樹脂よりも処理
速度（エツチング速度）を向上させる点でＰＭＭＡ （
ポリメチルメタクリルレート）等のアクリル系樹脂が好
ましい。
リル系樹脂等が挙げられ、ノボラ、り系樹脂よりも処理
速度（エツチング速度）を向上させる点でＰＭＭＡ （
ポリメチルメタクリルレート）等のアクリル系樹脂が好
ましい。
本発明に係るハロゲンとしては、フッ素、塩素、臭素等
が挙げられる。
が挙げられる。
本発明は、第１図（ａ）〜（ｄ）に示すように、シリコ
ン含有層４をマスクとしてレジスト層３がエツチングさ
れるとともに被エツチング層２が露出され、被エツチン
グ層２、レジスト層３及びシリコン含有Ｎ４が覆われる
ように樹脂Ｎ７が形威され、ハロゲン（フッ素）を構成
元素として有する物質（例えばＣＦ、）を含むプラズマ
によりシリコン含有Ｎ４と、レジスト層３の一部及び樹
脂層７の一部とがエツチングされた後、酸素を含むプラ
ズマ（または酸素を含むダウンフローでもよい。この際
ハロゲンを構成元素として有する物質は入れない。）に
より樹脂層７及びレジスト層３がエツチングされる。
ン含有層４をマスクとしてレジスト層３がエツチングさ
れるとともに被エツチング層２が露出され、被エツチン
グ層２、レジスト層３及びシリコン含有Ｎ４が覆われる
ように樹脂Ｎ７が形威され、ハロゲン（フッ素）を構成
元素として有する物質（例えばＣＦ、）を含むプラズマ
によりシリコン含有Ｎ４と、レジスト層３の一部及び樹
脂層７の一部とがエツチングされた後、酸素を含むプラ
ズマ（または酸素を含むダウンフローでもよい。この際
ハロゲンを構成元素として有する物質は入れない。）に
より樹脂層７及びレジスト層３がエツチングされる。
したがって、シリコン含有層４のエツチングをハロゲン
を構成元素として有する物質を含むプラズマにより行っ
ているためシリコン含有Ｎ４を容易にエツチングするこ
とができ、この際、被エツチング層２は樹脂層７で保護
されており、被エツチング層２にダメージを与えないよ
うにシリコン含有層４をエツチングすることができる。
を構成元素として有する物質を含むプラズマにより行っ
ているためシリコン含有Ｎ４を容易にエツチングするこ
とができ、この際、被エツチング層２は樹脂層７で保護
されており、被エツチング層２にダメージを与えないよ
うにシリコン含有層４をエツチングすることができる。
なお、ここでの樹脂層７もエツチングされるが、シリコ
ン含有層４が全てエツチングされても被エツチング層２
が露出されないように樹脂層７を被エツチング層２上に
残るような膜厚で適宜形成しておけばよい。そして、レ
ジスト層３及び樹脂層７のエツチングを酸素を含むプラ
ズマにより行っているため、フッ素等のハロゲンを含む
プラズマによる被エツチング層２へのダメージをほとん
ど生じないように基板再生を行うことができる。
ン含有層４が全てエツチングされても被エツチング層２
が露出されないように樹脂層７を被エツチング層２上に
残るような膜厚で適宜形成しておけばよい。そして、レ
ジスト層３及び樹脂層７のエツチングを酸素を含むプラ
ズマにより行っているため、フッ素等のハロゲンを含む
プラズマによる被エツチング層２へのダメージをほとん
ど生じないように基板再生を行うことができる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｄ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。
方法の一実施例を説明する図である。
この図において、ｌは例えばＳｉからなる基板、２は例
えばＰＳＧ （燐シリケイトガラス）からなる被エツチ
ング層、３は例えばノボラック系ポジ型レジストからな
るレジスト層、４は例えばＳＯＧからなるシリコン含有
層、５はシリコン含有層４に形威された開口部、６はレ
ジスト層３に形威された開口部、７は例えばＰＭＭＡか
らなる樹脂層である。
えばＰＳＧ （燐シリケイトガラス）からなる被エツチ
ング層、３は例えばノボラック系ポジ型レジストからな
るレジスト層、４は例えばＳＯＧからなるシリコン含有
層、５はシリコン含有層４に形威された開口部、６はレ
ジスト層３に形威された開口部、７は例えばＰＭＭＡか
らなる樹脂層である。
次に、その製造方法について説明する。
ここでは、多層レジストとしては上層のレジスト層／シ
リコン含有層／下層のレジスト層という３層の構成の場
合である。
リコン含有層／下層のレジスト層という３層の構成の場
合である。
まず、例えばＣＶＤ法により基板１上にＰＳＧを堆積し
て被エツチング層２を形威し、被エツチング層２上にノ
ボラッグ系ポジ型レジストを塗布して下層のレジスト層
３を形威し、レジスト層３上にＳＯＧを塗布してレジス
ト中間層部分となるシリコン含有層４を形成した後、シ
リコン含有層４上にノボラック系ポジ型レジストを塗布
して上層のレジスト層を形成する。次いで、上層レジス
ト層を露光・現像によりパターニングし、この上層レジ
スト層をマスクとしてシリコン含有Ｎ４を異方性エツチ
ングして開口部５を形成するとともに、開口部５内のレ
ジスト層３を露出させた後、上層レジスト層を除去する
。次いで、シリコン含有層４をマスクとして開口部５内
のレジスト層３をエツチングして開口部６を形成すると
ともに、開口部６内に被エツチング層２を露出させる（
第１図（ａ））。次いで、レジスト層３が設計許容範囲
内にパターニングされているかどうか検査する。その結
果、ここではレジスト層３のパターン幅が設計許容範囲
より大幅に小さくなっていたため、以下に説明するシリ
コン含有Ｎ４及びレジスト層３を除去する基板再生工程
を行う。そして、再度多層レジストをパターニングする
。なお、設計許容範囲内の場合は、次工程の被エツチン
グ層２のエツチング工程に入る。
て被エツチング層２を形威し、被エツチング層２上にノ
ボラッグ系ポジ型レジストを塗布して下層のレジスト層
３を形威し、レジスト層３上にＳＯＧを塗布してレジス
ト中間層部分となるシリコン含有層４を形成した後、シ
リコン含有層４上にノボラック系ポジ型レジストを塗布
して上層のレジスト層を形成する。次いで、上層レジス
ト層を露光・現像によりパターニングし、この上層レジ
スト層をマスクとしてシリコン含有Ｎ４を異方性エツチ
ングして開口部５を形成するとともに、開口部５内のレ
ジスト層３を露出させた後、上層レジスト層を除去する
。次いで、シリコン含有層４をマスクとして開口部５内
のレジスト層３をエツチングして開口部６を形成すると
ともに、開口部６内に被エツチング層２を露出させる（
第１図（ａ））。次いで、レジスト層３が設計許容範囲
内にパターニングされているかどうか検査する。その結
果、ここではレジスト層３のパターン幅が設計許容範囲
より大幅に小さくなっていたため、以下に説明するシリ
コン含有Ｎ４及びレジスト層３を除去する基板再生工程
を行う。そして、再度多層レジストをパターニングする
。なお、設計許容範囲内の場合は、次工程の被エツチン
グ層２のエツチング工程に入る。
次に、第１図（ｂ）に示すように、開口部６内に露出さ
れた被エンチング層２を覆うようにＰＭＭＡを塗布して
樹脂層７を形成する。
れた被エンチング層２を覆うようにＰＭＭＡを塗布して
樹脂層７を形成する。
次に、第１図（ｃ）に示すように、ＣＦ ａガスと０２
ガスの混合ガスを用いたプラズマＲＩＥによりシリコン
含有層４、樹脂層７の一部及びレジスト層３の一部をエ
ンチングする。この時、エツチングは被エツチング層２
が露出しない時点（シリコン含有層４は全て除去される
）で停止させる。
ガスの混合ガスを用いたプラズマＲＩＥによりシリコン
含有層４、樹脂層７の一部及びレジスト層３の一部をエ
ンチングする。この時、エツチングは被エツチング層２
が露出しない時点（シリコン含有層４は全て除去される
）で停止させる。
ここでＯＸガスを入れているのは、ＣＦ ａガスのみで
はシリコン含有層４をエツチングすることはできるが、
樹脂層７をエツチングするエンチング速度が非常に遅い
ため、樹脂層７のエツチング速度を向上させるため入れ
ている。
はシリコン含有層４をエツチングすることはできるが、
樹脂層７をエツチングするエンチング速度が非常に遅い
ため、樹脂層７のエツチング速度を向上させるため入れ
ている。
そして、０．ガスとＡｒガスを用いたプラズマエツチン
グによりレジスト層３及び樹脂Ｎ７をエツチングして被
エツチング層２を露出させることにより基板再生を完成
させる。ここでＡｒガスを入れているのはエツチング速
度を向上させるために入れている。
グによりレジスト層３及び樹脂Ｎ７をエツチングして被
エツチング層２を露出させることにより基板再生を完成
させる。ここでＡｒガスを入れているのはエツチング速
度を向上させるために入れている。
すなわち、上記実施例では、シリコン含有層４のエツチ
ングをＣＦ４ガスを構成するフッ素を含むプラズマによ
り行っているためシリコン含有層４を容易にエツチング
することができ、この際被エツチング層２は樹脂層７で
保護されており、被エツチング層２にダメージを与えな
いようにシリコン含有層４をエツチングすることができ
る。なお、ここでの樹脂層７もエツチングされるが、シ
リコン含有層４が全てエツチングされても被エツチング
層２が露出されないように樹脂Ｎ７を被エツチング層２
上に残るような膜厚で適宜形成しておけばよい。そして
、レジスト層３及び樹脂層７のエツチングを酸素を含む
プラズマ（フッ素等のハラゲンを入れてない）により行
っているため、フッ素等のハロゲンを含むプラズマによ
る被エツチング層２へのダメージをほとんど生じないよ
うに基板再生を行うことができる。
ングをＣＦ４ガスを構成するフッ素を含むプラズマによ
り行っているためシリコン含有層４を容易にエツチング
することができ、この際被エツチング層２は樹脂層７で
保護されており、被エツチング層２にダメージを与えな
いようにシリコン含有層４をエツチングすることができ
る。なお、ここでの樹脂層７もエツチングされるが、シ
リコン含有層４が全てエツチングされても被エツチング
層２が露出されないように樹脂Ｎ７を被エツチング層２
上に残るような膜厚で適宜形成しておけばよい。そして
、レジスト層３及び樹脂層７のエツチングを酸素を含む
プラズマ（フッ素等のハラゲンを入れてない）により行
っているため、フッ素等のハロゲンを含むプラズマによ
る被エツチング層２へのダメージをほとんど生じないよ
うに基板再生を行うことができる。
本発明によれば、被エツチング層表面にダメージをほと
んど与えないように多層レジストを除去して良好な基板
再生を行うことができるという効果がある。
んど与えないように多層レジストを除去して良好な基板
再生を行うことができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図である。 １・・・・・・基板、 ２・・・・・・被エツチング層、 ３・・・・・・レジスト層、 ４・・・・・・シリコン含有層、 ５．６・・・・・・開口部、 ７・・・・・・樹脂層。 一実施例の製造方法を説明する図 第 工 図 一実施例の製造方法を説明する図 第 図
の製造方法を説明する図である。 １・・・・・・基板、 ２・・・・・・被エツチング層、 ３・・・・・・レジスト層、 ４・・・・・・シリコン含有層、 ５．６・・・・・・開口部、 ７・・・・・・樹脂層。 一実施例の製造方法を説明する図 第 工 図 一実施例の製造方法を説明する図 第 図
Claims (1)
- 【特許請求の範囲】 被エッチング層（２）上にシリコン含有層（４）をマ
スクとしてその下部に位置するレジスト層（３）をパタ
ーニングする工程を含む半導体装置の製造方法において
、 前記被エッチング層（２）を覆って樹脂層（７）を形成
する工程と、 ハロゲンを含むプラズマによって該シリコン含有層（４
）を除去する工程と、 次いで、酸素を含むプラズマまたは酸素を含むダウンフ
ローによって前記樹脂層（７）及びレジスト層（３）を
除去する工程と、を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315712A JPH03177021A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置の製造方法 |
| US07/622,597 US5160404A (en) | 1989-12-05 | 1990-12-05 | Method of removing a patterned multilevel resist from a surface layer on a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315712A JPH03177021A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177021A true JPH03177021A (ja) | 1991-08-01 |
Family
ID=18068630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315712A Pending JPH03177021A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5160404A (ja) |
| JP (1) | JPH03177021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306161A (ja) * | 2007-06-05 | 2008-12-18 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2016127119A (ja) * | 2014-12-26 | 2016-07-11 | 芝浦メカトロニクス株式会社 | 多層レジストの除去方法、およびプラズマ処理装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2926864B2 (ja) * | 1990-04-12 | 1999-07-28 | ソニー株式会社 | 銅系金属膜のエッチング方法 |
| US5950106A (en) * | 1996-05-14 | 1999-09-07 | Advanced Micro Devices, Inc. | Method of patterning a metal substrate using spin-on glass as a hard mask |
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| WO2001098833A1 (fr) * | 2000-06-22 | 2001-12-27 | Toray Industries, Inc. | Composition radiosensible positive et procede de production de structures au moyen de celle-ci |
| JP3830777B2 (ja) * | 2001-06-14 | 2006-10-11 | 富士通株式会社 | 半導体装置の製造方法 |
| CN1290156C (zh) * | 2001-08-20 | 2006-12-13 | 东京毅力科创株式会社 | 干式显影方法 |
| US10297421B1 (en) * | 2003-05-07 | 2019-05-21 | Microfabrica Inc. | Plasma etching of dielectric sacrificial material from reentrant multi-layer metal structures |
| US20050279453A1 (en) | 2004-06-17 | 2005-12-22 | Uvtech Systems, Inc. | System and methods for surface cleaning |
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| US8673162B2 (en) * | 2009-12-10 | 2014-03-18 | Applied Materials, Inc. | Methods for substrate surface planarization during magnetic patterning by plasma immersion ion implantation |
| CN104051258B (zh) * | 2013-03-13 | 2017-02-15 | 中芯国际集成电路制造(上海)有限公司 | 一种用于后栅工艺的光刻胶去除方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271435A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | レジストの剥離方法 |
| JPH0770524B2 (ja) * | 1987-08-19 | 1995-07-31 | 富士通株式会社 | 半導体装置の製造方法 |
| KR930000293B1 (ko) * | 1987-10-26 | 1993-01-15 | 마쯔시다덴기산교 가부시기가이샤 | 미세패턴형성방법 |
-
1989
- 1989-12-05 JP JP1315712A patent/JPH03177021A/ja active Pending
-
1990
- 1990-12-05 US US07/622,597 patent/US5160404A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306161A (ja) * | 2007-06-05 | 2008-12-18 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2016127119A (ja) * | 2014-12-26 | 2016-07-11 | 芝浦メカトロニクス株式会社 | 多層レジストの除去方法、およびプラズマ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5160404A (en) | 1992-11-03 |
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