JP3830777B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、多層レジスト構造及び半導体装置の製造方法に関し、より詳しくは、膜のパターニングに使用される多層レジスト構造と、そのような多層レジスト構造を使用するパターニング工程を含む半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置の製造においては、シリコン基板をパターニングして凹部を形成する工程や、シリコン膜をパターニングして電極を形成する工程、等が含まれている。そのようなパターニングは、レジストパターンをマスクに用いてシリコン基板、シリコン膜等を部分的にエッチングすることによりなされる。
【0003】
レジストパターンは、半導体装置の高集積化、微細化に伴って幅が狭く形成されるので、幅に対する高さを表すアスペクト比が高くなって倒れてパターン不良が生じ易くなる。そこで、アスペクト比を小さくするために、レジストパターンを薄く形成することが行われているが、ドライエッチング耐性を考慮すると薄膜化には限界がある。
【0004】
そこで、レジストパターンの傾倒を防止するためには、レジストパターンを三層構造にすることが有効である。三層構造のレジストパターンは、下部レジスト層、中間層及び上部レジスト層から構成され、中間層は下部及び上部レジスト層とは異なる材料から形成される。
例えば、特開平3−126036号公報には波長436nmのg線露光用レジストの間に蛇紋岩などのシリル化生成物を挟んだ三層構造を使用することが記載されている。また、中間層としてアルコキキシラン・アクリル樹脂共重合体又はSOGを使用し、上部レジスト層としてDUV露光材料を使用する三層構造が特開平5−94022号に記載されている。さらに、中間層としてアモルファスシリコンを使用し、上部レジスト層としてX線露光用材料を使用する三層構造が特開平5−121312号公報に記載されている。
【0005】
それらの三層構造のレジストは、上部レジスト層を露光、現像してパターニングした後に、上部レジスト層のパターンをマスクにして中間層と下部レジスト層をドライエッチングする工程を経てパターニングされる。そのドライエッチングにより上部レジスト層が除去されることもある。
また、下部レジスト層としてノボラック系フォトレジストを用い、中間層としてポリアリルシルセスキオキサンのようなシリコン含有ネガ形レジストを用い、上部レジスト層としてネガ形レジストを使用する三層構造が特開平5−36599号公報に記載されている。この場合、上部レジスト層をDUV光で露光し、さらに現像してパターニングした後に、上部レジスト層をマスクに使用して中間層をArF エキシマレーザで露光し、さらに現像して中間層のパターンを形成するとともに上部レジスト層を除去し、その後に、中間層をマスクに使用して下部レジスト層をドライエッチングし、これによりシリコンパターン形成用のマスクが形成される。なお、DUV光は、230〜300nmの波長の光である。
【0006】
【発明が解決しようとする課題】
ところで、半導体装置を構成するシリコンパターンをさらに微細化するために波長193nmのArF エキシマレーザに露光される脂環族樹脂を三層構造の上部レジスト層として使用し、三層構造の中間層としてSOG(spin on glass) を使用したところ、上部レジスト層のパターンに変形が生じやすいことが、本願発明者の実験によって明らかになった。
【0007】
そのような上部レジスト層の変形は、中間層エッチング時の上部レジスト層材料自体のエッチング耐性が良くないことに加えて、中間層に対して密着性が良くないことが原因と考えられる。
本発明の目的は、脂環族化合物からなる上部レジスト層のパターンの変形を抑制することができる多層レジスト構造と、その多層レジスト構造を用いる半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記した課題は、パターニング対象層の上に下部レジスト層を形成する工程と、構造にSi-O結合を含まないシリコン含有有機材料よりなる有機中間層を前記下部レジスト層上に形成する工程と、脂環式樹脂よりなる上部レジスト層を前記有機中間層上に形成する工程と、前記上部レジスト層を露光、現像してパターンを形成する工程と、前記上部レジスト層をマスクに用いて前記有機中間層を塩素又は臭化水素ガスでエッチングすることにより、前記上部レジスト層の前記パターンを前記有機中間層に転写する工程と、前記有機中間層をマスクに用いて前記下部レジスト層をエッチングすることにより、前記有機中間層の前記パターンを前記下部レジスト層に転写する工程と、前記下部レジスト層及び前記有機中間層をマスクに用いて前記パターニング対象層をエッチングすることにより、前記パターニング対象層をパターニングする工程とを有することを特徴とする半導体装置の製造方法により解決される。
【0009】
本発明によれば、多層構造レジストにおいて、脂環式樹脂よりなる上部レジスト層の下の中間層の材料としてSi-O結合を持たないシリコン含有樹脂を用いている。この場合、シリコン含有樹脂に含まれるシリコン原子は炭素、シリコン、水素のいずれかに結合している。
そのような中間層は脂環式樹脂との密着性が良く、上部レジスト層を露光、現像によりパターニングした後でも上部レジスト層が中間層から剥離したり移動したりし難くなって上部レジスト層のパターン精度の劣化が回避される。
【0010】
また、上部レジスト層のパターンをマスクにして中間層をエッチングする際のエッチング条件下で、上部レジスト層のエッチング耐性は良好である。
従って、上部レジスト層のパターンを中間層に転写し、中間層のパターンを下部レジスト層に転写して得られるレジストパターンの形状は良好になり、そのような多層構造レジストを用いた膜のパターニング精度は高くなる。
【0011】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
図1、図2は、本発明の実施形態に係る膜のパターニング工程を示す断面図である。
まず、図1(a) に示すように、シリコン基板1の上に酸化シリコン、窒化シリコン等の絶縁膜2を介して多結晶又は非晶質のシリコン膜(パターニング対象層)3を0.2μmの厚さに形成する。その後、シリコン膜3の上に下部レジスト層4を0.3〜1.0μm、例えば0.5μmの厚さにスピンコーティングする。続いて、窒素雰囲気中又は空気中において下部レジスト層4を150℃で60秒間の条件でプリベークを行い、さらに300℃、60秒間の条件でポストベークを行う。
【0012】
下部レジスト層4として、KrF エキシマレーザにより露光されるKrF 用レジスト材料、例えばポリビニルフェノール樹脂を用いる。ポリビニルフェノール樹脂よりなるKrF 用レジスト材料として、TOK社製の商品名TDUR−015がある。
次に、図1(b) に示すように、下部レジスト層4の上に有機シリコンよりなる中間膜5を0.15μmの厚さにスピンコーティングする。続いて、150℃、60秒の条件で中間層5をベークする。
【0013】
有機シリコンは、シリコン(Si)原子と酸素(O)原子の結合を持たず、シリコン原子は炭素(C)、シリコン(Si)、水素(H)の少なくともいずれかの原子に結合する構成を有している。そのような有機シリコン材料としては、例えばシトラコン酸ビス(トリメチルシリルメチル)−メタクリル酸ジメチルベンジル共重合体がある。シトラコン酸ビス(トリメチルシリルメチル)−メタクリル酸ジメチルベンジル共重合体は、シトラコン酸ビス(トリメチルシリルメチル)とメタクリル酸ジメチルベンジルの共重合比を1対1とした構成を有し、11%のシリコン含有率を有している。
【0014】
シトラコン酸ビス(トリメチルシリルメチル)−メタクリル酸ジメチルベンジル共重合体は、次の化学式で表される。なお、xとyはそれぞれ共重合比であって本実施形態ではそれぞれ1としている。
【0015】
【化1】
Figure 0003830777
【0016】
その後に、図1(c) に示すように、ArF エキシマレーザにより露光される脂環族樹脂よりなる上部レジスト層6を中間層5の上に0.3μm又はそれ以下の厚さにスピンコーティングする。ArF 露光用レジストとして、例えば住友化学工業株式会社製のPAR101(商品名)がある。
続いて、上部レジスト層6を120℃、60秒の条件でベークする。
【0017】
以上の工程により、シリコン膜3の上には三層構造レジスト膜7が形成された状態になる。
次に、図1(d) に示すように、縮小投影露光法、反射投影露光法等によって上部レジスト層6を露光して例えばライン&スペースの潜像を形成する。その後に、上部レジスト層6を2.38%のTMAH(トリメチルアンモニウムハイドロオキサイド)を用いて現像する。これにより、上部レジスト層6は、例えば0.13μmピッチのライン&スペースのパターン形状になる。
【0018】
続いて、図2(a) に示すように、上部レジスト層6をマスクに使用し、塩素(Cl2)又は臭化水素(HBr )をエッチングガスに使用して中間層5をドライエッチングすることにより、上部レジスト層5のパターンを中間層5に転写してライン&スペースの形状にする。そのようなエッチングガスに対する脂環族樹脂のエッチング耐性は良好である。
【0019】
ついで、図2(b) に示すように、中間層5をマスクに使用し、酸素(O2)・酸化硫黄(SO2)混合ガス又は酸素ガスをエッチングガスに使用して下部レジスト層4をドライエッチングすることにより、中間層5のライン&スペースのパターンを下部レジスト層4に転写する。なお、中間層5の上に上部レジスト層6が残存している場合には、そのエッチングによって上部レジスト層6が除去される。このとき、そのエッチングにより中間層5が薄層化されることもある。
【0020】
従って、下部レジスト層5のパターニングを終えた時点で、シリコン層3の上には下部レジスト層4と中間層5よりなる二層構造のレジストパターン7aが形成された状態となっている。
次に、図2(c) に示すように、塩素又は臭化水素をエッチングガスに使用し、レジストパターン7aをマスクに使用してシリコン層3をエッチングすると、シリコン層3はレジストパターン7aの形状が転写されてライン&スペース形状になる。
【0021】
この後に、図2(d) に示すように、酸素・酸化硫黄混合ガス又は酸素ガスをエッチングガスに用いて下部レジスト層4をアッシングしてシリコン層3上から除去する。
以上によりシリコン層3のパターニング工程が終了する。なお、シリコン層3のパターニングはゲート電極、配線、薄膜トランジスタ用活性層、ホール等の形成に用いられる。また、シリコン基板をエッチングして凹部を形成する場合に、上記した三層構造レジスト膜7を用いてもよい。
【0022】
上記した実施形態において、三層構造レジスト膜7の中間層5として、分子構造中にシリコン・酸素結合(Si-O)分子を持たず、且つ上部レジスト層4の現像剤によって溶解しにくい材料が採用されている。
従来技術のようにSi-O結合を持つ材料からなる中間層の上に上部レジスト層として脂環族レジストを塗布すると、脂環族レジストは芳香族レジストに比べて中間層との密着性が著しく低下して剥がれたり、現像によって変形し易くなる。Si-O結合を持つ材料としては、SOG、酸化シリコン膜、窒化酸化シリコンという無機材料だけでなく、アルコキシシラン−アクリル共重合体や、粘土鉱物シリル化物、ポリアリルシルセスキオキサンなどの有機材料がある。
【0023】
ポリビニルフェノールノボラック樹脂からなるレジストであっても、Si-O結合を持つ中間層のエッチング時のエッチング耐性は良くないし、また、Si-O結合を持つ中間層との密着性は良くはないが、脂環族樹脂ほど悪くはない。
Si-O結合を持たない有機シリコン樹脂を中間層として適用する場合に、脂環族以外の樹脂材料からなる上部レジストであってもそのような中間層のエッチング時のエッチング耐性は向上するし、そのような中間層との密着性は向上する。
【0024】
本実施形態のように、Si-O結合を持たない有機シリコンから中間層5を構成したところ、ArF 用フォトレジストからなる上部レジスト層6のパターンをマスクに使用して中間層5をエッチングしたところ、中間層5の変形が殆ど生じなかった。例えば、上部レジスト層6のライン&スペースのパターンを中間層4、下部レジスト層4及びシリコン膜3に転写した後には、図3の平面図に示すように、シリコン膜3の良好なパターンが得られた。これに対して、脂環式樹脂よりなる上部レジスト層の下の中間層としてSOGを採用すると、図4に示すように、パターニングされたシリコン膜3の形状は劣化した。
【0025】
また、上記した実施形態では、下部レジスト層4、中間層5及び上部レジスト層6のうち上部レジスト層6のみをウェット処理し、中間層5と下部レジスト層4をドライ処理しているので、ウェット処理によるレジストパターンの傾倒のおそれはほぼ解消される。さらに、シリコン層3をエッチングする際に、同時にシリコン含有の中間層5もエッチングされるので、下部レジスト層4のアッシングのみでレジスト除去も容易である。
【0026】
上記した実施形態では、下部レジスト層4としてKrF エキシマレーザにより露光される材料を選択したが、i線又はg線の光により露光されるレジスト材料を選択してもよい。i線露光用レジスト材料として、例えば住友化学工業株式会社製の商品PFI−38のようなノボラック樹脂がある。そのような材料からなる下部レジスト層4も、中間層5をマスクに使用してO2・SO2 混合ガス又は酸素ガスをエッチングガスに用いてエッチングされる。
【0027】
ところで、下部レジスト層4としてi線露光用レジストを用い、その膜厚をシリコン層と同じ0.2μmとし、中間層5及び下部レジスト層6をマスクに使用してシリコン層3をエッチングをしたところ、シリコン層3のエッチングを終了しない前に下部レジスト層4が無くなってシリコン層3のパターニングができなくなってしまった。この場合、下部レジスト層4下にシリコン層3が50nm程度残った状態である。
【0028】
このことから、下部レジスト層4の膜厚をシリコン層3のエッチング目標深さよりも厚くするのが好ましい。
ところで、上部レジスト層6を構成する脂環族樹脂としては、2-メチルアダマンチルメタクリレート、2-メチルアダマンチルアクリレート、2-エチルアダマンチルメタクリレート、2-エチルアダマンチルアクリレート、2-ガンマブチルラクトンメタクリレート、ガンマブチルラクトンアクリレート、メバロニックラクトンメタクリレート、メバロニックラクトンアクリレート、アダマンタノールメタクリレート、アダマンタノールアクリレート、HGBメタクリレート、HBGアクリレートのいずれかをモノマーとする共重合樹脂があるが、これに限定されるものではない。
【0029】
また、有機中間層5を構成するSi-O結合を含まないシリコン含有有機材料として、以下に上げる材料の重合体、又は共重合体或いはそれらの混合などがあるが、それらに限定されるものではない。
その材料は、シトラコン酸ビス(トリメチルシリルメチル)、(3-アクロキシプロピル)メチルジクロロシラン、アクリロキシトリメチルシラン、メタクリロアミドトリメチルシラン、(メタクロキシメチル)フェニルジメチルシラン、メタクリロメチルシラン、メチル(1-トリメチルシリルアクリレート)、トリメチルシリルメチルアクリレート及びα置換アクリレート、トリメチルシリルメチルイタコネート、トリ(トリメチルシリル)シリルエチルアクリレート及びα置換アクリレート、2-トリメチルシリルプロピルアクリレート及びα置換アクリレート、アリルフェニルジクロロシラン、p-トリメチルシリルスチレン、アリルトリメチルシラン、5-(ビシクロヘプテニル)トリクロロシラン、ブロモビニルトリメチルシラン、3-シクロヘキセニルトリクロロシラン、シクロペンタジエニルトリメチルシラン、(2-メチルプロペニル)トリメチルシラン、(2,4-ペンタジエニル)トリメチルシラン、2-プロペニルトリメチルシラン、3-(トリメチルシリル)シクロペンテン、トリビニルメチルシラン、2-トリメチルシリルプロピルオキシカルボキシルノルボルネン、エチニルトリメチルシラン、メチルトリメチルシリルエチニルケトン、フェニルエチニルトリメチルシラン、1-トリメチルシリル-1- ヘキシン、1,1,3,3,5,5-ヘキサメチルシクロトリシラザン、1,3,5-トリビニル-1,3,5- トリメチルシクロトリシラザン、トリメチルシリルマレイミド、ブチルジメチルシリルマレイミド、ブチルジメチルシリルマレイミド等がある。
【0030】
なお、中間層5は、下部レジスト層4との選択比を最適にするために5wt%〜15wt%のシリコン含有率にすることが好ましい。
また、パターニング対象層3の表面にSi-O結合が存在する場合には、パターニング対象層との密着性を考慮すると、下部レジスト層4として脂環族レジスト材料を用いることは好ましくなく、例えば芳香族樹脂、ポリビニルフェノール樹脂、ノボラック樹脂等を用いるのが好ましい。そのようなSi-O結合が表面に現れるパターニング対象膜として、SOG、酸化シリコン、窒化酸化シリコン、自然酸化物、或いはこれらに不純物をドープした膜等がある。
【0031】
さらに、上記した実施形態では、上層レジスト層5の露光光としてArF エキシマレーザを使用しているが、ArF エキシマレーザに代えてF2レーザ等のより短波長の光、例えば真空深紫外線を露光光に用いる脂環式樹脂材料から上部レジスト層を形成しても上記したと同様な作用効果が得られる。
(付記1)パターニング対象層上に形成される下部レジスト層と、
前記下部レジスト層上に形成され且つ構成にSi-O結合を含まない有機材料よりなる有機中間層と、
前記有機中間層上に形成された脂環式樹脂よりなる上部レジスト層と
を有することを特徴とする多層レジスト構造。
(付記2)前記有機中間層に含まれるシリコンは、水素、炭素、シリコンとのみ結合することを特徴とする付記1に記載の多層レジスト構造。
(付記3)パターニング対象層の上に下部レジスト層を形成する工程と、
構成にSi-O結合を含まない有機材料よりなる有機中間層を前記下部レジスト層上に形成する工程と、
脂環式樹脂よりなる上部レジスト層を前記有機中間層上に形成する工程と、
前記上部レジスト層を露光、現像してパターンを形成する工程と、
前記上部レジスト層をマスクに用いて前記有機中間層をエッチングすることにより、前記上部レジスト層の前記パターンを前記有機中間層に転写する工程と、
前記有機中間層をマスクに用いて前記下部レジスト層をエッチングすることにより、前記有機中間層の前記パターンを前記下部レジスト層に転写する工程と、
前記下部レジスト層及び前記有機中間層をマスクに用いて前記パターニング対象層をエッチングすることにより、前記パターニング対象層をパターニングする工程と
を有することを特徴とする半導体装置の製造方法。
(付記4)前記有機中間層に含まれるシリコンは、水素、炭素又はシリコンとのみ結合していることを特徴とする付記3に記載の半導体装置の製造方法。
(付記5)前記上部レジスト層は、ArF エキシマレーザによって露光されることを特徴とする付記3又は付記4に記載の半導体装置の製造方法。
(付記6)前記中間層は前記下部レジスト層に対して選択的にエッチングされることを特徴とする付記3乃至付記5のいずれかに記載の半導体装置の製造方法。
(付記7)前記パターニング対象層をエッチングする際に同時に前記有機中間層もエッチングすることを特徴とする付記3乃至付記5のいずれかに記載の半導体装置の製造方法。
(付記8)前記下部レジスト層をエッチングする際には前記上部レジスト層も同時にエッチングされて除去されることを特徴とする付記3乃至付記5のいずれかに記載の半導体装置の製造方法。
(付記9)前記下部レジスト層は、前記エッチング対象層の厚さよりも厚く形成されることを特徴とする付記3に記載の半導体装置の製造方法。
(付記10)前記パターニング対象層は、シリコン層、シリコン基板、酸化シリコン層、酸窒化シリコン層であることを特徴とする付記3乃至付記9のいずれかに記載の半導体装置の製造方法。
(付記11)前記パターニング対象層は、その表面にSi-O結合が存在する層であり、前記下部レジストは芳香族樹脂、ポリビニルフェノール樹脂、ノボラック樹脂のいずれかから構成されていることを特徴とする付記3乃至付記9のいずれかに記載の半導体装置の製造方法。
【0032】
【発明の効果】
以上述べたように本発明によれば、多層構造レジストにおいて、脂環式樹脂よりなる上部レジスト層の下の中間層の材料としてSi-O結合を持たないシリコン含有樹脂を用いたので、そのような中間層は脂環式樹脂との密着性が良く、上部レジスト層を露光、現像によりパターニングした後でも上部レジスト層が中間層から剥離したり移動したりし難くなって上部レジスト層のパターン精度の劣化を回避することができ、そのような多層レジストを用いた膜のパターニング精度を高くすることができる。
【図面の簡単な説明】
【図1】図1(a) 〜(d) は、本発明の実施形態に係る膜のパターニング工程を示す断面図(その1)である。
【図2】図2(a) 〜(d) は、本発明の実施形態に係る膜のパターニング工程を示す断面図(その2)である。
【図3】図3は、本発明の実施形態に係る膜のパターニング方法により形成されたシリコン膜のパターンを示す平面図である。
【図4】図4は、従来技術に係る膜のパターニング方法により形成されたシリコン膜のパターンを示す平面図である。
【符号の説明】
1…シリコン(半導体)基板、2…絶縁膜、3…シリコン膜(パターニング対象層)、4…下部レジスト層、5…中間層、6…上部レジスト層。

Claims (5)

  1. パターニング対象層の上に下部レジスト層を形成する工程と、
    構造にSi-O結合を含まないシリコン含有有機材料よりなる有機中間層を前記下部レジスト層上に形成する工程と、
    脂環式樹脂よりなる上部レジスト層を前記有機中間層上に形成する工程と、
    前記上部レジスト層を露光、現像してパターンを形成する工程と、
    前記上部レジスト層をマスクに用いて前記有機中間層を塩素又は臭化水素ガスでエッチングすることにより、前記上部レジスト層の前記パターンを前記有機中間層に転写する工程と、
    前記有機中間層をマスクに用いて前記下部レジスト層をエッチングすることにより、前記有機中間層の前記パターンを前記下部レジスト層に転写する工程と、
    前記下部レジスト層及び前記有機中間層をマスクに用いて前記パターニング対象層をエッチングすることにより、前記パターニング対象層をパターニングする工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記下部レジスト層は、前記パターニング対象層の厚さよりも厚い膜厚を有することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記シリコン含有有機材料は、シリコン含有率が5wt%〜15wt%であることを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記有機中間層に含まれるシリコンは、水素、炭素又はシリコンとのみ結合していることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記上部レジスト層は、ArFエキシマレーザによって露光されることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125645B2 (en) * 2002-04-10 2006-10-24 United Microelectronics Corp. Composite photoresist for pattern transferring
US6893958B2 (en) 2002-04-26 2005-05-17 Micron Technology, Inc. Methods for preventing cross-linking between multiple resists and patterning multiple resists
US8993221B2 (en) * 2012-02-10 2015-03-31 Pixelligent Technologies, Llc Block co-polymer photoresist
WO2006058150A2 (en) * 2004-11-23 2006-06-01 Massachusetts Institute Of Technology Multilevel fabrication processing by functional regrouping of material deposition, lithography, and etching
US8101092B2 (en) * 2007-10-24 2012-01-24 United Microelectronics Corp. Method for controlling ADI-AEI CD difference ratio of openings having different sizes
US8293639B2 (en) * 2007-10-24 2012-10-23 United Microelectronics Corp. Method for controlling ADI-AEI CD difference ratio of openings having different sizes

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820788A (en) * 1986-10-31 1989-04-11 John M. Zeigler Poly(silyl silane)homo and copolymers
US4891303A (en) * 1988-05-26 1990-01-02 Texas Instruments Incorporated Trilayer microlithographic process using a silicon-based resist as the middle layer
JP2573371B2 (ja) 1989-10-11 1997-01-22 沖電気工業株式会社 3層レジスト法用の中間層形成材
JPH03177021A (ja) * 1989-12-05 1991-08-01 Fujitsu Ltd 半導体装置の製造方法
US5126231A (en) * 1990-02-26 1992-06-30 Applied Materials, Inc. Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch
US5314772A (en) * 1990-10-09 1994-05-24 Arizona Board Of Regents High resolution, multi-layer resist for microlithography and method therefor
JPH0536599A (ja) 1991-07-30 1993-02-12 Oki Electric Ind Co Ltd パターン形成方法
JPH0594022A (ja) 1991-10-01 1993-04-16 Oki Electric Ind Co Ltd 多層レジスト構造及びその製造方法
JPH05121312A (ja) 1991-10-25 1993-05-18 Nippon Telegr & Teleph Corp <Ntt> パタン形成法
GB2291207B (en) * 1994-07-14 1998-03-25 Hyundai Electronics Ind Method for forming resist patterns
JPH10268526A (ja) 1997-03-24 1998-10-09 Toshiba Corp 半導体装置の製造方法およびパターン形成方法
JP3373147B2 (ja) * 1998-02-23 2003-02-04 シャープ株式会社 フォトレジスト膜及びそのパターン形成方法
JP2000068250A (ja) 1998-08-18 2000-03-03 Sony Corp 半導体装置の製造方法
US6255022B1 (en) * 1999-06-17 2001-07-03 Taiwan Semiconductor Manufacturing Company Dry development process for a bi-layer resist system utilized to reduce microloading
KR100682169B1 (ko) * 1999-07-30 2007-02-12 주식회사 하이닉스반도체 신규의 포토레지스트용 공중합체 및 이를 이용한 포토레지스트조성물
KR100520188B1 (ko) * 2000-02-18 2005-10-10 주식회사 하이닉스반도체 부분적으로 가교화된 2층 포토레지스트용 중합체

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